出租車計(jì)費(fèi)器設(shè)計(jì)說明

1、出租車計(jì)費(fèi)器設(shè)計(jì)說明目錄 TOC o 1-3 h z u HYPERLINK l _RefHeading_Toc314135818 引言1 HYPERLINK l _RefHeading_Toc314135819 1總體設(shè)計(jì)2 HYPERLINK l _RefHeading_Toc314135820 1.1 設(shè)計(jì)要求如下：2 HYPERLINK l _RefHeading_Toc314135821 1.2 設(shè)計(jì)思路2 HYPERLINK l _RefHeading_Toc314135822 1.3出租車計(jì)費(fèi)器工作原理2 HYPERLINK l _RefHeading_Toc314135823

2、1.4設(shè)計(jì)流程圖3 HYPERLINK l _RefHeading_Toc314135824 2 應(yīng)用工具介紹4 HYPERLINK l _RefHeading_Toc314135825 2.1 EDA技術(shù)介紹4 HYPERLINK l _RefHeading_Toc314135826 2.2 VHDL語言介紹5 HYPERLINK l _RefHeading_Toc314135827 2.3界面介紹6 HYPERLINK l _RefHeading_Toc314135828 3 系統(tǒng)仿真8 HYPERLINK l _RefHeading_Toc314135829 總結(jié)與體會(huì)12 HYPERL

3、INK l _RefHeading_Toc314135830 參考文獻(xiàn)13 HYPERLINK l _RefHeading_Toc314135831 附錄14介紹隨著我國(guó)經(jīng)濟(jì)社會(huì)的全面發(fā)展，各大中小城市出租車運(yùn)營(yíng)發(fā)展迅速，出租車已成為人們?nèi)粘３鲂械某Ｓ媒煌üぞ?。出租車?jì)價(jià)器是出租車營(yíng)運(yùn)收費(fèi)的專用智能儀器，是規(guī)范出租車市場(chǎng)的重要設(shè)備。功能齊全、使用簡(jiǎn)單、計(jì)量準(zhǔn)確的出租車計(jì)價(jià)器是加強(qiáng)出租車行業(yè)管理、提高服務(wù)質(zhì)量的需要。本設(shè)計(jì)采用VHDL硬件描述語言作為設(shè)計(jì)方法，采用自頂向下的設(shè)計(jì)思想，得到一個(gè)出租車計(jì)價(jià)系統(tǒng)的軟件結(jié)構(gòu)。通過在Quartus軟件下的仿真，證明所設(shè)計(jì)的電路系統(tǒng)完成了出租車計(jì)價(jià)功能，各項(xiàng)

4、指標(biāo)滿足設(shè)計(jì)要求。該設(shè)計(jì)雖然功能簡(jiǎn)單，智能化程度低，但還是有一定的實(shí)用性。本設(shè)計(jì)基于VHDL語言設(shè)計(jì)出租車計(jì)價(jià)器，實(shí)現(xiàn)其基本功能。與以往基于單片機(jī)的數(shù)模混合電路相比，F(xiàn)PGA具有穩(wěn)定性好、抗干擾能力強(qiáng)的優(yōu)點(diǎn)，非常適合作為出租車計(jì)價(jià)器的控制核心，因此選擇VHDL設(shè)計(jì)出租車計(jì)價(jià)器來實(shí)現(xiàn)其功能。本設(shè)計(jì)分析了出租車計(jì)價(jià)器的四個(gè)模塊，概括如下:等待時(shí)間模塊:該模塊統(tǒng)計(jì)乘客確認(rèn)下車前的等待時(shí)間，如堵車、中途下車等。每分鐘以一為單位計(jì)數(shù)，最大計(jì)數(shù)時(shí)間顯示為59分鐘。距離模塊:該模塊計(jì)算車輛的行駛距離，并基于1Hz時(shí)鐘檢測(cè)行駛脈沖。距離模塊中有一些變量來判斷距離。大于3km時(shí)，有相應(yīng)的使能信號(hào)記錄，最大距離顯

5、示為99km。計(jì)費(fèi)模塊:該模塊根據(jù)等待時(shí)間模塊和距離模塊控制費(fèi)用。通過部門的使能信號(hào)，分別計(jì)算3km后、3km以上、3km以上的等待成本。本文采用VHDL語言設(shè)計(jì)并實(shí)現(xiàn)了出租車計(jì)費(fèi)系統(tǒng)。源程序經(jīng)美國(guó)ALTERA公司Quartus II軟件調(diào)試優(yōu)化，下載到特定芯片后可應(yīng)用于實(shí)際出租車計(jì)費(fèi)系統(tǒng)。1總體設(shè)計(jì)1.1設(shè)計(jì)要求如下:(1)設(shè)計(jì)一個(gè)簡(jiǎn)單的出租車收費(fèi)系統(tǒng)，實(shí)現(xiàn)計(jì)價(jià)功能。收費(fèi)標(biāo)準(zhǔn)是按里程收費(fèi)，起步價(jià)6.00元。行駛里程不足3km時(shí)，按起步價(jià)收費(fèi)。車行超過3km后，按1.2元/km收費(fèi)，累計(jì)等待時(shí)間超過2min，按每分鐘1.5元收費(fèi)。(2)實(shí)現(xiàn)車輛行駛的模擬:可以模擬汽車的啟動(dòng)、停止、暫停等狀態(tài)。

6、(3)計(jì)價(jià)器顯示部分的設(shè)計(jì):采用LED數(shù)碼管實(shí)時(shí)顯示車費(fèi)和汽車行駛里程，兩位數(shù)顯示汽車行駛里程。顯示模式為“XX”，單位為km。測(cè)光周長(zhǎng)0-99 km，測(cè)光分辨率1km；用五位數(shù)顯示總費(fèi)用，顯示方式為XXX。x，單價(jià)為人民幣。估值范圍0-999.9元，估值分辨率0.1元。1.2設(shè)計(jì)思路輸入1個(gè)時(shí)鐘脈沖，用于模擬相似分頻后的時(shí)間和距離。算算等待的時(shí)間和距離，再算算費(fèi)用。系統(tǒng)框圖如下:時(shí)鐘基本時(shí)鐘1個(gè)計(jì)數(shù)器等待時(shí)間時(shí)鐘2計(jì)數(shù)器英里數(shù)計(jì)算成本顯示圖1系統(tǒng)結(jié)構(gòu)框圖時(shí)鐘1.3出租車計(jì)價(jià)器的工作原理實(shí)際出租車計(jì)費(fèi)分為三個(gè)階段2。(1)汽車開始充電。首先顯示起步價(jià)(本設(shè)計(jì)起步價(jià)為6.00元)，汽車行駛3 k

7、m時(shí)起步價(jià)僅為6.00元。(2)考慮等待過程中的油耗損失，當(dāng)?shù)却龝r(shí)間達(dá)到一定量時(shí)，收取一定的等待費(fèi)。這個(gè)等待費(fèi)每?jī)煞昼娊Y(jié)算1.5元。(3)行駛里程超過三公里時(shí)，按每公里1.2元計(jì)費(fèi)。根據(jù)出租車收費(fèi)原理，當(dāng)你開始按啟動(dòng)鍵時(shí)，意味著已經(jīng)有乘客要乘車了。此時(shí)，如果等待信號(hào)鍵為1，說明你處于等待時(shí)間狀態(tài)，可以按照等待時(shí)間收費(fèi)。如果等待信號(hào)鍵為0，說明此時(shí)處于行駛狀態(tài)，行駛會(huì)充電。行駛過程中有里程收費(fèi)和等待收費(fèi)，總費(fèi)用是兩者之和。1.4設(shè)計(jì)流程圖系統(tǒng)流程圖如下圖所示:開始初始化里程數(shù) 31.2元/公里等等？1.5元/分鐘計(jì)算成本Y普通Y普通圖2系統(tǒng)設(shè)計(jì)流程圖里程計(jì)數(shù)計(jì)時(shí)乘客上車后，按下啟動(dòng)按鈕，計(jì)價(jià)器開

8、始工作。首先進(jìn)入初始化狀態(tài)，即儀表從0開始，計(jì)費(fèi)從6開始。里程計(jì)數(shù)器開始計(jì)數(shù)。距離超過3km時(shí)，收費(fèi)開始累計(jì)，按每公里1.2元計(jì)算。當(dāng)距離超過3km時(shí)，按等待信號(hào)，每等待一分鐘的費(fèi)用按每分鐘1.5元計(jì)算。乘客下車后，按復(fù)位鍵，所有計(jì)數(shù)器將進(jìn)入初始狀態(tài)。2應(yīng)用工具介紹2.1 EDA技術(shù)簡(jiǎn)介EDA技術(shù)是在電子CAD技術(shù)的基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)。它是指基于計(jì)算機(jī)的電子產(chǎn)品的自動(dòng)設(shè)計(jì)，集成了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理和智能技術(shù)的最新成果。使用EDA工具，電子設(shè)計(jì)人員可以從概念、算法、協(xié)議等方面設(shè)計(jì)電子系統(tǒng)。，而且很多工作都可以由計(jì)算機(jī)完成，電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)ic版圖或P

9、CB版圖的全過程都可以由計(jì)算機(jī)自動(dòng)處理。如今，EDA的概念或領(lǐng)域被廣泛使用。包括機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等領(lǐng)域，都有EDA的應(yīng)用。目前，EDA技術(shù)已經(jīng)廣泛應(yīng)用于各大公司、企事業(yè)單位和科研教學(xué)部門。比如飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試、特性分析到飛行仿真，都可能涉及到EDA技術(shù)。本文提到的EDA技術(shù)主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和ic設(shè)計(jì)。EDA是電子設(shè)計(jì)自動(dòng)化的縮寫。它是在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來的。EDA技術(shù)是在電子CAD技術(shù)的基礎(chǔ)上發(fā)展起來的計(jì)算

10、機(jī)軟件系統(tǒng)。它是指基于計(jì)算機(jī)的電子產(chǎn)品的自動(dòng)設(shè)計(jì)，集成了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理和智能技術(shù)的最新成果。EDA技術(shù)是利用計(jì)算機(jī)作為工具。設(shè)計(jì)人員使用硬件描述語言HDL在EDA軟件平臺(tái)上完成設(shè)計(jì)文件，然后計(jì)算機(jī)自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直到針對(duì)特定目標(biāo)芯片的自適應(yīng)編譯、邏輯映射和編程下載。典型的EDA工具必須包含兩個(gè)特殊的軟件包，即合成器和適配器。合成器的功能是針對(duì)給定的硬件系統(tǒng)組件，對(duì)設(shè)計(jì)者在EDA平臺(tái)上完成的一個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖描述進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和合成，最終得到我們想要實(shí)現(xiàn)的功能的描述文件。換句話說，合成器是軟件描述和硬件實(shí)現(xiàn)之

11、間的橋梁。綜合過程是將電路的高級(jí)語言描述轉(zhuǎn)換成可與目標(biāo)器件FPGA/CPLD映射的低級(jí)網(wǎng)表文件。今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的通用工具。沒有EDA工具的支持，很難設(shè)計(jì)芯片或系統(tǒng)。EDA工具已經(jīng)成為設(shè)計(jì)人員不可或缺的武器，發(fā)揮著越來越重要的作用。從目前的EDA技術(shù)來看，其發(fā)展趨勢(shì)是政府重視，普遍使用，應(yīng)用廣泛，工具多樣，軟件功能強(qiáng)大。EDA技術(shù)發(fā)展迅速，可以用日新月異來形容。EDA技術(shù)應(yīng)用廣泛，現(xiàn)在已經(jīng)涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完善。2.2 VHDL語言簡(jiǎn)介電子設(shè)計(jì)自動(dòng)化(EDA)的關(guān)鍵技術(shù)之一是用形式化方法描述數(shù)字系統(tǒng)的硬件電路。VHDL硬件描述語言在電子設(shè)計(jì)自動(dòng)化中

12、起著重要的作用，是EDA技術(shù)研究的重點(diǎn)之一。VHDL是一種用于電路設(shè)計(jì)的高級(jí)語言。它出現(xiàn)在20世紀(jì)80年代末。最初由美國(guó)國(guó)防部開發(fā)，是美國(guó)軍方用來提高設(shè)計(jì)可靠性和縮短開發(fā)周期的設(shè)計(jì)語言。但因?yàn)樵谝欢ǔ潭壬蠞M足了當(dāng)時(shí)的設(shè)計(jì)要求，所以在1987年成為了ANSI/IEEE標(biāo)準(zhǔn)(IEEE STD 1076-1987)。1993年，它被進(jìn)一步修訂，變得更加完整，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前大多數(shù)CAD廠商生產(chǎn)的EDA軟件都是兼容這個(gè)標(biāo)準(zhǔn)的。VHDL是用英文寫的:VHSIC(超高速集成電路)硬件描述G語言。它翻譯成中文就是超高速集成電路的硬件描述語言。因

13、此，它的應(yīng)用主要是在數(shù)字電路的設(shè)計(jì)中。目前其在國(guó)內(nèi)的應(yīng)用多在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然，在一些功能強(qiáng)大的單元中，也用它來設(shè)計(jì)ASIC。硬件描述語言是EDA技術(shù)的重要組成部分。VHDL是電子設(shè)計(jì)的主流硬件描述語言。VHDL(超高速集成電路硬件描述語言)由美國(guó)國(guó)防部于1983年發(fā)起并創(chuàng)建，由IEEE進(jìn)一步開發(fā)，并于1987年作為IEEE標(biāo)準(zhǔn)10760發(fā)布。因此，VHDL已經(jīng)成為硬件描述語言的行業(yè)標(biāo)準(zhǔn)之一。VHDL語言具有強(qiáng)大的電路描述和建模能力，可以從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)的任務(wù)，提高了設(shè)計(jì)效率和可靠性。利用VHDL語言，我們可以根據(jù)系統(tǒng)的總體要求

14、，從上到下進(jìn)行細(xì)化設(shè)計(jì)，最終完成系統(tǒng)硬件的總體設(shè)計(jì)。一個(gè)完整的VHDL程序包括以下基本組件:實(shí)體、架構(gòu)、包和庫。其中，實(shí)體是VHDL程序的基本單位，由實(shí)體描述和結(jié)構(gòu)組成。實(shí)體描述用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)。結(jié)構(gòu)用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)流或系統(tǒng)的組織結(jié)構(gòu)。包存儲(chǔ)數(shù)據(jù)類型，常數(shù)，子程序等?？梢杂擅總€(gè)設(shè)計(jì)模塊共享。庫用于存儲(chǔ)編譯后的實(shí)體、機(jī)構(gòu)、包和配置。VHDL語言編譯環(huán)境有不同的版本。我們使用的是Altera公司的Maxplus軟件，其操作順序如下:用TEXTEDITOR編寫VHDL程序，用編譯器編譯VHDL程序；用WAVE2FORMEDITOR，SIMULAROT模擬實(shí)驗(yàn)；TIMINGA

15、NALTZER用于分析芯片的時(shí)序；使用FLOORPLANEDITOR鎖定芯片引腳位置；使用編程器將編譯好的VHDL程序下載到芯片中。2.3界面介紹軟件打開界面如圖3所示:圖3軟件打開界面代碼輸入界面如圖4所示:圖4代碼輸入界面功能模擬界面如圖5所示:圖5功能模擬界面波形界面如圖6所示:圖6波形模擬界面3系統(tǒng)模擬當(dāng)難以對(duì)實(shí)際系統(tǒng)進(jìn)行實(shí)驗(yàn)研究時(shí)，系統(tǒng)仿真是一個(gè)不可或缺的工具。它是指通過系統(tǒng)模型實(shí)驗(yàn)來研究現(xiàn)有的或設(shè)計(jì)的系統(tǒng)的過程?？偟膩碚f就是進(jìn)行模型實(shí)驗(yàn)。因此，系統(tǒng)仿真的結(jié)果決定了整個(gè)課程設(shè)計(jì)任務(wù)的完成程度。程序輸入后，會(huì)進(jìn)行編譯。編譯后，可以模擬設(shè)計(jì)。本課程設(shè)計(jì)的仿真平臺(tái)是QuartusII軟件。

16、通過編譯VHDL源程序進(jìn)行錯(cuò)誤檢測(cè)，得到波形文件(。scf)將被創(chuàng)建，輸入和輸出變量將被添加，可應(yīng)用的芯片將被選擇以設(shè)置仿真結(jié)束時(shí)間，并且初始輸入值將被設(shè)置用于仿真。3.1仿真波形圖分析具體封裝圖如下:圖7系統(tǒng)封裝圖每個(gè)信號(hào)的描述:輸入:clk:頻率為1Hz的系統(tǒng)時(shí)鐘信號(hào)；Start:啟動(dòng)信號(hào)，當(dāng)start=1時(shí)，出租車啟動(dòng)，計(jì)數(shù)器開始計(jì)數(shù)；計(jì)數(shù)器停止計(jì)數(shù)；Rst:復(fù)位信號(hào)。當(dāng)rst=1時(shí)，所有計(jì)數(shù)器清零。rst=0時(shí)，計(jì)數(shù)器可以開始計(jì)數(shù)，start=1表示開始計(jì)數(shù)；Wait_siignal: wait信號(hào)，在等待狀態(tài)下由駕駛員輸入；輸出信號(hào):km0，km1:里程，以公里為單位；0，min0:

17、等待時(shí)間，單位為分鐘；Cost0，cost1，cost2，cost3:費(fèi)用，單位為元，其中cost0代表小數(shù)位數(shù)。參數(shù)設(shè)置如下圖所示:圖8參數(shù)設(shè)置模擬圖其中:clk為100ns，rst=0，start=1。鎖銷如下圖所示:圖9引腳鎖定圖當(dāng)啟動(dòng)按鈕有效時(shí)，從圖中可以看出3公里收費(fèi)顯示為6元。圖10行駛不到3公里的模擬圖當(dāng)啟動(dòng)鍵有效時(shí)，從圖中可以看出，如果距離超過3公里，則每公里累計(jì)1.2元。圖11行駛3公里以上的模擬圖啟動(dòng)鍵有效，超過3km時(shí)等待信號(hào)有效。從圖中可以看出，3km收費(fèi)時(shí)顯示的是6元，等待信號(hào)有效。如果等待時(shí)間超過兩分鐘，里程計(jì)數(shù)將停止，里程計(jì)數(shù)器將繼續(xù)計(jì)數(shù)。圖12行駛3公里以上中途

18、等待模擬圖復(fù)位鍵在行駛過程中有效，模擬如圖所示:圖13驅(qū)動(dòng)復(fù)位模擬圖總結(jié)經(jīng)驗(yàn)通過一周的課程設(shè)計(jì)，出租車計(jì)價(jià)器系統(tǒng)的設(shè)計(jì)已經(jīng)基本完成，可以模擬啟動(dòng)、等待、停車、復(fù)位等功能。根據(jù)預(yù)期效果，顯示票價(jià)號(hào)、等待時(shí)間和行駛距離。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一種多層次的硬件描述語言。CPLD器件具有快速、易用、易修改等特點(diǎn)。該設(shè)計(jì)具有一定的實(shí)用價(jià)值。這個(gè)設(shè)計(jì)還有很多不足，可以改進(jìn)的地方如下:第一，這個(gè)設(shè)計(jì)雖然實(shí)現(xiàn)了基本的充電和滑行，但是很多問題沒有解決，比如這個(gè)設(shè)計(jì)只實(shí)現(xiàn)了一種車速充電。如果要實(shí)現(xiàn)出租車不同檔位的計(jì)價(jià)器收費(fèi)，還需要進(jìn)一步討論。二是這種設(shè)計(jì)的智能化程度低，啟動(dòng)、等

19、待、復(fù)位等信號(hào)。需要手工輸入。如果在實(shí)踐中出現(xiàn)操作偏差，就會(huì)導(dǎo)致計(jì)費(fèi)不準(zhǔn)確。通過本次課程設(shè)計(jì)，我們對(duì)VHDL設(shè)計(jì)語言有了進(jìn)一步深入的了解，并在使用過程中對(duì)其有了更深入的了解。對(duì)編程過程中可能遇到的問題有一定的了解和解決方法，在理論學(xué)習(xí)、編程實(shí)踐和硬件測(cè)試方面都有很大的收獲，對(duì)以后的編程有很大的幫助。期間應(yīng)該感受到了老師的悉心指導(dǎo)和同學(xué)們的大力幫助。在這個(gè)設(shè)計(jì)過程中，確實(shí)有很多困難，但是再大的困難，我們只需要有戰(zhàn)勝它們的勇氣，那就是沒有困難。另外，通過這個(gè)課程的設(shè)計(jì)，我有了一些學(xué)習(xí)的體會(huì)。知識(shí)真正的魅力在于它的實(shí)際生產(chǎn)價(jià)值，或者說它給人們帶來的巨大便利，因?yàn)樗杏?，所以我們?huì)更有學(xué)習(xí)的動(dòng)力，能夠

20、深入學(xué)習(xí)。短短一周的EDA課程設(shè)計(jì)即將結(jié)束。從學(xué)習(xí)課程題目、查閱資料、研究總體設(shè)計(jì)、詳細(xì)設(shè)計(jì)，到最后編程調(diào)試、修改完善程序，我們收獲頗豐。由于時(shí)間有限，自身能力不足，希望老師指正。在這一周里，我再次強(qiáng)化了VHDL語言的基礎(chǔ)知識(shí)，熟悉了用VHDL語言編程常見的組合邏輯電路和時(shí)序邏輯電路，編程與實(shí)踐相結(jié)合。VHDL硬件描述語言打破了軟硬件設(shè)計(jì)者之間互不干涉的界限。它可以用來描述數(shù)字系統(tǒng)的硬件結(jié)構(gòu)和行為，直接設(shè)計(jì)數(shù)字電路硬件系統(tǒng)。經(jīng)過編程和下載，芯片已經(jīng)具備了需要復(fù)雜數(shù)字電路實(shí)現(xiàn)的功能。了解和深化編譯調(diào)試程序的技能，進(jìn)一步提高動(dòng)手能力，培養(yǎng)使用和設(shè)計(jì)集成電路的能力，養(yǎng)成提供文檔的習(xí)慣和規(guī)律編程的思想

21、。參考1.沃克內(nèi)佩德羅尼。VHDL數(shù)字電路設(shè)計(jì)教程。電子工業(yè)，2008年5月2.宋、黃、。EDA技術(shù)實(shí)用教程(第二版)?？茖W(xué)，2005年2月3.焦素敏。EDA應(yīng)用技術(shù)。清華大學(xué)，2002年4月4宋黃。EDA技術(shù)實(shí)踐課程?？茖W(xué)，2010年6月。5江海。EDA技術(shù)課程設(shè)計(jì)。華中科技大學(xué)，2009年5月。附錄圖書館ieee使用IEEE . STD _ logic _ 1164 . all；使用IEEE . STD _ logic _ unsigned . all；使用IEEE . STD _ logic _ arith . all；實(shí)體出租車是port(clk:in STD _ logic；star

22、t:在std_logic中；wait_signal:在std_logic中；rst:在std_logic中；cost0，cost1，cost2，cost 3:out STD _ logic _ vector(3 down to 0)；min0，min 1:out STD _ logic _ vector(3 down to 0)；km0，km1:out STD _ logic _ vector(3 down to 0)；結(jié)束；出租車的建筑bhv是信號(hào)mile _ clk:STD _ logic；信號(hào)sec，sec1，en1:整數(shù)范圍0到59；信號(hào)c0，c1，c2，C3:STD _ logic

23、_ vector(3 down to 0)；信號(hào)k0，k1，m0，m1:STD _ logic _ vector(3 down to 0)；信號(hào)en0:STD _ logic；信號(hào)wait_clk，cost _ clk:STD _ logic；開始U2: process (rst，clk，start，wait _ signal)-等待時(shí)間計(jì)數(shù)變量m:0到15的整數(shù)范圍；開始如果rst=1 ，則en1 = 0；m0 = 0000m1 = 0000elsif start=0thenwait _ clk = 0elsif clkevent和clk=1 then如果wait_signal=1 ,則se

24、c =2，則wait _ clk = 1sec = 0；如果m=15，那么m:= 0；如果m0=1001 ，則m0 = 0000如果m1=0101 那么m1 = 0000其他m1 = m1+ 1 ；結(jié)束if；其他m0 = m0+1；結(jié)束if；其他m:= m+1；結(jié)束if；elsif sec=59則sec = 0；en1 = en1+1；else wait _ clk = 0結(jié)束if；結(jié)束if；結(jié)束if；結(jié)束進(jìn)程；U3: process (rst，clk，start)-檢測(cè)mile的上升沿開始如果rst=1 那么mile _ clk = 0elsif start=0thenmile _ clk = 0elsif clkevent和clk=1 then如果wait_signal=0 ,則sec 1