硬件描述語(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)：第2章 Verilog硬件描述語(yǔ)言概述

1、第2章 Verilog硬件描述語(yǔ)言概述硬件描述語(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)22.1 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)方法2.2 硬件描述語(yǔ)言Verilog簡(jiǎn)介2.3 集成電路設(shè)計(jì)流程2.4 以反相器為例說明數(shù)字電路的設(shè)計(jì)、 制造流程 主要內(nèi)容：32.1 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)方法知識(shí)點(diǎn)：2.1.1 什么是復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)？2.1.2 為什么要進(jìn)行復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)?2.1.3 怎樣進(jìn)行復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)？ 42.1.1 什么是復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)？嵌入式微處理機(jī)系統(tǒng)數(shù)字信號(hào)處理系統(tǒng)高速并行計(jì)算邏輯 高速通信協(xié)議電路高速編碼/解碼、加密/解密電路復(fù)雜的多功能智能接口門邏輯總數(shù)超過幾萬(wàn)門達(dá)到幾百甚至達(dá)幾千萬(wàn)門的數(shù)字系統(tǒng)5幾個(gè)常見數(shù)字邏輯

2、系統(tǒng)基本概念數(shù)字信號(hào)處理計(jì)算（Computing）算法和數(shù)據(jù)結(jié)構(gòu)編程語(yǔ)言和程序體系結(jié)構(gòu)硬件邏輯 6數(shù)字信號(hào)處理的基本概念 現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號(hào)處理、專用集成電路。 數(shù)字信號(hào)處理就是用于數(shù)字信號(hào)傳輸中所必需的濾波、變換、加密、解密、編碼、解碼、糾檢錯(cuò)、壓縮、解壓縮等操作。 處理工作從本質(zhì)上說都是數(shù)學(xué)運(yùn)算。 完全可以用計(jì)算機(jī)或微處理器來(lái)完成處理工作。7算法和數(shù)據(jù)結(jié)構(gòu)的基本概念數(shù)據(jù)結(jié)構(gòu)就是解決特定問題的相應(yīng)的模型。算法就是解決特定問題的有序步驟。8編程語(yǔ)言和程序的基本概念編程語(yǔ)言： 程序員利用一種由專家設(shè)計(jì)的既可以被人理解，也可以被計(jì)算機(jī)解釋的語(yǔ)言來(lái)表示算法問題的求解過程。這種語(yǔ)言就

3、是編程語(yǔ)言。 程序：由編程語(yǔ)言所表達(dá)的算法問題的求解過程就是。 常用的編程語(yǔ)言：C、Pascal、Fortran、Basic或匯編語(yǔ)言。 9計(jì)算機(jī)體系結(jié)構(gòu)和硬件邏輯的基本概念 計(jì)算機(jī)體系結(jié)構(gòu)：是一門討論和研究通用的計(jì)算機(jī)中央處理器如何提高運(yùn)算速度性能的學(xué)問。 硬件邏輯： 由與門、或門、非門、觸發(fā)器、多路器等基本邏輯部件造成的邏輯系統(tǒng)。 10數(shù)字信號(hào)處理系統(tǒng)的分類 非實(shí)時(shí)系統(tǒng)： 信號(hào)處理的工作是可以事后進(jìn)行。 實(shí)時(shí)系統(tǒng)： 信號(hào)處理的工作必須在規(guī)定的很短的時(shí)間內(nèi)完成。 11實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)算法問題：研究并行快速算法。電路實(shí)現(xiàn)問題： 設(shè)計(jì)并研制具有并行結(jié)構(gòu)的數(shù)字和計(jì)算邏輯結(jié)構(gòu)

4、和相應(yīng)的接口邏輯。 12An SoC Solution for ComputereDRAM SOC solution provide high memory bandwidth/low power consumption LCDCRTMouse/Kbd, othersServer/WebAC97 Codec, AmpBoot ROMDSPCPU16MB or 32MB eDRAM2D GraphicsAcceleratorDisplayControllerUSB 2.0Host ControllerAudio Controller10/100Ethernet MACFlash I/F132.1

5、.1 練習(xí)-常見公司數(shù)字IC設(shè)計(jì)招聘題目1.你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微） 14練習(xí):答案 電路實(shí)現(xiàn)的兩個(gè)方向：FPGA/cPLD;ASIC:專用集成電路. Application Specific Integrated Circuit ASIC Vender：芯片制造商，開發(fā)并提供單元庫(kù)15單片機(jī)、DSP、FPGA、ASIC設(shè)計(jì)的區(qū)別與聯(lián)系單片機(jī)：MPU MCU 微處理器 將CPU和其他接口電路集成在一個(gè)芯片中 馮諾依曼(Von-Neuman)結(jié)構(gòu)，指令、程序和數(shù)據(jù)統(tǒng)一編址 單片機(jī)的內(nèi)部結(jié)構(gòu)一般包括：ALU、寄存器、存儲(chǔ)器(ROM和RAM)、IO端口、定時(shí)器計(jì)數(shù)器和中斷系

6、統(tǒng)DSP：一種具有特殊結(jié)構(gòu)的微處理器。內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令， 可用來(lái)快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。DSP具有快速的指令周期特點(diǎn) FPGA：基于半定制門陣列的設(shè)計(jì)思想，可編程邏輯塊、可編程IO模塊、可編程內(nèi)部連線ASIC：全定制 CMOS、BiCMOS工藝162.1.2 為什么要研究復(fù)雜的數(shù)字邏輯系統(tǒng)？ 隨著半導(dǎo)體工藝的發(fā)展，IC的集成度越來(lái)越高，越來(lái)越復(fù)雜。 70年代，單片IC包含的晶體管一般在幾十萬(wàn)以內(nèi)，稱為中規(guī)模集成電路時(shí)代；8090年代，單個(gè)芯片包含的晶體管數(shù)量躍升到百萬(wàn)甚至千萬(wàn)，被稱為大規(guī)模和超大規(guī)模集成電路

7、時(shí)代，也就是我們耳熟能詳?shù)腣LSI時(shí)代?？缛?1世紀(jì),系統(tǒng)芯片SoC成為主流，Pentium IV、Playstation、手機(jī)基帶電路成為市場(chǎng)新的霸主,單片的集成度已經(jīng)到了億級(jí)的規(guī)模。 17工藝的精細(xì)度也越來(lái)越高 進(jìn)展到亞微米工藝，從亞微米工藝進(jìn)展到深亞微米工藝，如： .6um，.5um，.35um，.25um，.18um，.13um，目前已經(jīng)進(jìn)入了納米工藝時(shí)代，如90nm，65nm，45nm。工藝進(jìn)步導(dǎo)致了線負(fù)載延時(shí)越來(lái)越大，串?dāng)_的影響越來(lái)越突出，漏電流、電勢(shì)降和電遷移也成為越來(lái)越突出的問題。18IC設(shè)計(jì)策略和設(shè)計(jì)方法也在快速的發(fā)展 從設(shè)計(jì)策略來(lái)看，面積驅(qū)動(dòng)變?yōu)闀r(shí)序驅(qū)動(dòng)，然后變?yōu)闀r(shí)序收斂，

8、現(xiàn)在又成為功耗收斂，即電勢(shì)降和電遷移的收斂。從設(shè)計(jì)方法來(lái)看，從最早的晶體管級(jí)的版圖設(shè)計(jì)，到門級(jí)網(wǎng)表的圖形化輸入，現(xiàn)在流行的寄存器傳輸級(jí)的VHDL/Verilog文本輸入，慢慢向著更高的行為級(jí)、系統(tǒng)的軟硬件協(xié)同設(shè)計(jì)發(fā)展。一方面設(shè)計(jì)的抽象程度越來(lái)越高，另一方面設(shè)計(jì)問題越來(lái)越復(fù)雜，設(shè)計(jì)周期要求越來(lái)越短。對(duì)設(shè)計(jì)工具的自動(dòng)化和能力的需要越來(lái)越高，同時(shí)對(duì)設(shè)計(jì)人才的綜合素質(zhì)和專業(yè)素養(yǎng)提出了更高的要求和挑戰(zhàn)。 19 對(duì)嵌入式系統(tǒng)的性能要求越來(lái)越高 - 通用的微處理機(jī)不能滿足要求 - 硬件結(jié)構(gòu)是提高系統(tǒng)總體性能的關(guān)鍵 - 軟件只能提高系統(tǒng)的靈活性能 - 軍用系統(tǒng)的實(shí)時(shí)、高可靠、低功耗要求 - 系統(tǒng)的功能專一，但

9、對(duì)其各種性能要求極高 - 降低系統(tǒng)的設(shè)計(jì)和制造成本202.1.3 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng)？傳統(tǒng)的：線路圖現(xiàn)代的：硬件描述語(yǔ)言21傳統(tǒng)的設(shè)計(jì)方法： - 查用器件手冊(cè)； - 選用合適的微處理器和電路芯片； - 設(shè)計(jì)面包板和線路板； - 調(diào)試； - 定型； - 設(shè)計(jì)復(fù)雜的系統(tǒng)（幾十萬(wàn)門以上）極其困難。22現(xiàn)代的設(shè)計(jì)方法： - 選用合適的 EDA仿真工具； - 選用合適電路圖輸入和HDL編輯工具； - 逐個(gè)編寫可綜合HDL模塊； - 逐個(gè)編寫HDL測(cè)試模塊； - 逐個(gè)做Verilog HDL 電路邏輯訪真； - 編寫Verilog HDL總測(cè)試模塊； - 做系統(tǒng)電路邏輯總仿真；23現(xiàn)代的設(shè)計(jì)方法（續(xù)前

10、）： - 選用合適的基本邏輯元件庫(kù)和宏庫(kù) - 租用或購(gòu)買必要的IP核； - 選用合適的綜合器； - 進(jìn)行綜合得到門級(jí)電路結(jié)構(gòu)； - 布局布線，得到時(shí)延文件； - 后仿真； - 定型， FPGA編碼或ASIC投片。24Top-Down 設(shè)計(jì)思想系統(tǒng)級(jí)設(shè)計(jì)模塊A 模塊B 模塊C 模塊A1 模塊A3 模塊A2 模塊C1 模塊C3 模塊C2 模塊B2 模塊B1 252.2 硬件描述語(yǔ)言Verilog簡(jiǎn)介知識(shí)點(diǎn)：2.2.1 什么是硬件描述語(yǔ)言HDL以及why ？2.2.2 硬件描述語(yǔ)言分類與Verilog簡(jiǎn)介2.2.3 Verilog HDL的抽象級(jí)別 262.2.1 什么是硬件描述語(yǔ)言HDL具有特殊結(jié)

11、構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編程語(yǔ)言這種特殊結(jié)構(gòu)能夠：描述電路的連接描述電路的功能在不同抽象級(jí)上描述電路描述電路的時(shí)序表達(dá)具有并行性HDL主要有兩種：Verilog和VHDL27電路的邏輯功能容易理解；把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立 的階段來(lái)操作；邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)；邏輯設(shè)計(jì)的資源積累可以重復(fù)利用； 可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜 的邏輯電路（幾十萬(wàn)門以上的邏輯系統(tǒng)）。為什么要用硬件描述語(yǔ)言來(lái)設(shè)計(jì)？282.2.2 有哪幾種硬件描述語(yǔ)言？各有什么特點(diǎn)？VHDL - 比Verilog HDL早幾年成為IEEE標(biāo)準(zhǔn)； - 語(yǔ)法/結(jié)構(gòu)比較嚴(yán)格，因而編寫出的模塊風(fēng)格比

12、較清晰； - 比較適合由較多的設(shè)計(jì)人員合作完成的特大型項(xiàng)目（一百萬(wàn)門以上）。Verilog HDL29Verilog的歷史 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。Phi Moorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一個(gè)合伙人。 在19841985年間，Moorby設(shè)計(jì)出了第一個(gè)Verilog-XL的仿真器。 1986年，Moorby提出了用于快速門級(jí)仿真的XL算法。 1990年，Cadence公司收購(gòu)了GDA公司 1991年，Cadence公司公開發(fā)表Verilog語(yǔ)言

13、，成立了OVI(Open Verilog International)組織來(lái)負(fù)責(zé)Verilog HDL語(yǔ)言的發(fā)展。 1995年制定了Verilog HDL的IEEE標(biāo)準(zhǔn)，即IEEE1364。30Verilog HDL 的應(yīng)用方面ASIC 和FPGA設(shè)計(jì)師可用它來(lái)編寫可綜合的代碼。描述系統(tǒng)的結(jié)構(gòu)，做高層次的仿真。驗(yàn)證工程師編寫各種層次的測(cè)試模塊,對(duì)具體電路設(shè)計(jì)工程師所設(shè)計(jì)的模塊進(jìn)行全面細(xì)致的驗(yàn)證。庫(kù)模型的設(shè)計(jì)：可以用于描述ASIC 和FPGA的基本單元（Cell）部件，也可以描述復(fù)雜的宏單元（Macro Cell）。312.2.3 Verilog HDL的抽象級(jí)別 語(yǔ)言本身提供了各種層次抽象的表

14、述，可以用詳細(xì)程度有很大差別的的多層次模塊組合來(lái)描述一個(gè)電路系統(tǒng)。行為級(jí)：技術(shù)指標(biāo)和算法的Verilog描述RTL級(jí)：邏輯功能的Verilog描述門級(jí) ：邏輯結(jié)構(gòu)的Verilog描述開關(guān)級(jí)：具體的晶體管物理器件的描述32行為級(jí)：有關(guān)行為和技術(shù)指標(biāo)模塊，邏輯容易理解；RTL級(jí) ：有關(guān)邏輯執(zhí)行步驟的模塊，邏輯較難理解；門級(jí) ：有關(guān)邏輯部件互相連接的模塊。邏輯很難理解；開關(guān)級(jí)：有關(guān)物理形狀和布局參數(shù)的模塊，邏輯非常難理解。 33抽象級(jí)(Levels of Abstraction)在抽象級(jí)上需要進(jìn)行折衷系統(tǒng)說明-設(shè)計(jì)文檔/算術(shù)描述RTL/功能級(jí)-Verilog門級(jí)/結(jié)構(gòu)級(jí)-Verilog版圖/物理級(jí)-

15、幾何圖形詳細(xì)程度 低 高輸入/仿真速度 高 低34抽象級(jí)(Levels of Abstraction)Verilog可以在三種抽象級(jí)上進(jìn)行描述行為級(jí) 用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述 在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。RTL級(jí)/功能級(jí) 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描述系統(tǒng)基于一個(gè)已定義的時(shí)鐘的周期來(lái)定義系統(tǒng)模型結(jié)構(gòu)級(jí)/門級(jí) 用基本單元(primitive)或低層元件(component)的連接來(lái)描述系統(tǒng)以得到更高的精確性，特別是時(shí)序方面。在綜合時(shí)用特定工藝和低層元件將RTL描述映射到門級(jí)網(wǎng)表。35抽象級(jí)(Levels of Abstraction)設(shè)計(jì)工程師在不同的設(shè)計(jì)階段采用

16、不同的抽象級(jí)首先在行為級(jí)描述各功能塊，以降低描述難度，提高仿真速度。 在綜合前將各功能模塊進(jìn)行RTL級(jí)描述。用于綜合的庫(kù)中的大多數(shù)單元采用結(jié)構(gòu)級(jí)描述。在本教程中的結(jié)構(gòu)級(jí)描述部分將對(duì)結(jié)構(gòu)級(jí)(門級(jí))描述進(jìn)行更詳細(xì)的說明。 Verilog還有一定的晶體管級(jí)描述能力及算法級(jí)描述能力36例子：RTL級(jí)（即邏輯描述）-方法1兩路MUX的邏輯描述為：只要信號(hào)a或b或sel發(fā)生變化，如果sel為0則選擇a輸出；否則選擇b輸出。module muxtwo (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a;e

17、ndmodule37例子：RTL級(jí)（即邏輯描述）-方法2兩路MUX的邏輯描述為：只要信號(hào)a或b或sel發(fā)生變化，如果sel為0則選擇a輸出；否則選擇b輸出。module muxtwo (out, a, b, sel); input a, b, sel; output out; reg out;always ( sel or a or b) if (! sel) out = a; else out = b;endmodule38例子：結(jié)構(gòu)級(jí)（即門級(jí)）描述 下面是MUX的門級(jí)描述，采用Verilog基本單元(門)描述。 綜合工具產(chǎn)生的結(jié)果網(wǎng)表是門級(jí)的。用戶可以用門級(jí)描述粘接(glue)邏輯。mod

18、ule twomux (out, a, b, sl); input a, b, sl; output out; not u1 (nsl, sl ); and u2 (sela, a, nsl); and u3 (selb, b, sl); or u4 (out, sela, selb);endmodule392.3 集成電路設(shè)計(jì)流程40Functional simulationLogic synthesisDFT synthesisNETLISTATPGPre-layout simulationSTAFormal verificationPlace & Route Post Simulatio

19、nSign-offVCS或者modelsimDesign CompileDFT CompilePrimetimeFormalityASTROVCS或modelsimRTL Coding41綜合器的作用 綜合工具把Verilog 模塊描述的邏輯按照設(shè)計(jì)工程師的面積、功耗、延時(shí)等約束要求轉(zhuǎn)變?yōu)橛瞄T級(jí)結(jié)構(gòu)描述的模塊。 門級(jí)結(jié)構(gòu)描述的模塊也是得到Verilog仿真器支持的，模塊邏輯正確與否可以通過仿真驗(yàn)證。42 抽象級(jí)別和綜合與仿真的關(guān)系 行為仿真：行為的驗(yàn)證和驗(yàn)證模塊分割的合理性。 前仿真 ： 即 RTL級(jí)仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。 邏輯綜合：把RTL級(jí)模塊或符合綜合風(fēng)格的行為模塊轉(zhuǎn)換

20、成門級(jí) 。 后仿真： 用門級(jí)模型做驗(yàn)證，檢查由門的互連構(gòu)成的邏輯其功能是否正確。 布局布線：在門級(jí)模型的基礎(chǔ)上加上了布線延時(shí)。 布局布線后仿真：與真實(shí)的電路最接近的驗(yàn)證。43Verilog HDL,PLI和SDF三要素 Verilog HDL 是一種描述電子設(shè)計(jì)的硬件描述語(yǔ)言 *.v 是Verilog源碼文件； 編程語(yǔ)言接口(PLI)是Verilog仿真器和一種編程語(yǔ)言如C語(yǔ)言之間路徑和數(shù)據(jù)結(jié)構(gòu)的接口； 標(biāo)準(zhǔn)延時(shí)格式(SDF)是模型反標(biāo)延時(shí)信息用的文件格式； *.Edf 網(wǎng)表文件，或者*.v *.vc (由設(shè)計(jì)者在綜合時(shí)自己定義輸出網(wǎng)表文件后綴) 。44練習(xí)-常見公司數(shù)字IC設(shè)計(jì)招聘題目1.描

21、述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微） 2.簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微） 3. IC設(shè)計(jì)前端到后端的流程和EDA工具。4.從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool. 5.Asic的design flow。（威盛VIA ） 456.請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微） 7.是否接觸過自動(dòng)布局布線？請(qǐng)說出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？（仕蘭微） (synopsys的)ASTRO 461.IC設(shè)計(jì)前端到后端的流程和eda工具。2.從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中

22、各步使用的tool.3.寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛） 4.集成電路前端設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子） 5.請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微）47module inverter (A,Y); input A; output Y; assign Y =A;endmodule反相器RTL級(jí)（邏輯描述）方法12.4 以反相器為例說明數(shù)字電路的設(shè)計(jì)、 制造流程 48module inverter (A,Y); input A; outp

23、ut Y; reg Y； always ( A ) Y =A;endmodule反相器RTL級(jí)（邏輯描述）方法249module inverter (A,Y); input A; output Y; not u1 (Y, A);endmodule綜合后網(wǎng)表文件中的門級(jí)描述50 Inverter 版圖 （俯視圖）51反向器版圖 （剖面圖）NMOS晶體管一般利用P型襯底;對(duì)于PMOS晶體管需要在N阱里制造52反向器版圖（剖面圖 cont .）阱與襯底P襯底必須連接到GND或更低電位;N阱連VDD或更高電位;53制造過程一：如何做N阱？制造步驟從空的晶圓開始由底向上制作反相器第一步將形成N阱-用SiO2保護(hù)層覆蓋晶圓-除去N阱需要制作的地方的保護(hù)層-摻雜或擴(kuò)散N型雜質(zhì)到暴露的晶圓上-去掉SiO254制造過程:用氧化爐氧化整個(gè)晶片氧化在Si晶圓上面生長(zhǎng)SiO2-利用H2O或O2在9001200 0C的熔爐中氧化55制造過程:整個(gè)晶片涂上光刻膠光刻膠圖上光刻膠-光刻膠是光敏感有機(jī)聚合物-暴露在光線中的部分融化56制造過程:平版印刷,并在做N阱的位置用N阱掩模(mask) 曝光光刻膠，然后去掉被曝光的光刻膠光刻通過N阱掩膜曝光光刻膠除去暴露的光刻膠57制造過程：用氫氟酸蝕刻N(yùn)阱位置的氧化物刻蝕利用HF酸刻蝕氧化層58制造過程: 剝?nèi)テ渌糠值墓饪棠z剝?nèi)ス饪棠z剝掉留下的光