基于憶阻器的存算一體芯片與系統(tǒng)

1、報(bào)告內(nèi)容2背景：集成電路與人工智能破局：AI硬件的挑戰(zhàn)和存算一體技術(shù)突破：憶阻器存算一體的發(fā)展展望：其他趨勢(shì)和方向摩爾定律下的集成電路發(fā)展集成電路芯片上所集成的晶體管數(shù)量，每隔18個(gè)月翻一番Wiki: ENIAC3SALAHUDDIN S, Nat. Electronics, 2018, 1(8): 442信息時(shí)代的基石集成度與算力的提高1971，Intel 40042250個(gè)晶體管1978，Intel 80863萬(wàn)個(gè)晶體管1982，Intel 8028613萬(wàn)個(gè)晶體管1989，Intel 80486118萬(wàn)個(gè)晶體管1999，AMD K72200萬(wàn)個(gè)晶體管2007，IBM POWER68億個(gè)晶

2、體管2017，Apple A11 43億個(gè)晶體管2019，華為麒麟990103億個(gè)晶體管4信息時(shí)代的新趨勢(shì)智能化自動(dòng)駕駛智能機(jī)器人人機(jī)對(duì)弈人臉識(shí)別56人工智能的發(fā)展：算法-算力耦合Rosenblatt和Mark1 感知機(jī)第一臺(tái)基于感知機(jī)的神經(jīng)計(jì)算機(jī)Mark 1，包含512個(gè)計(jì)算單元195619651980Nvidia GeForce 256 首個(gè)名義上的GPU 算力：50 GFLOPs199920122016AlexNetAlex KrizhevskyAlpha Go176 GPUs, 1202 CPUs在圍棋上戰(zhàn)勝人類(lèi)專(zhuān)家系統(tǒng)LISP Machine專(zhuān)家系統(tǒng)的投入使用， 成為一個(gè)新的里程碑G

3、ordon Moore摩爾定律的提出：集成電路芯片上所集成的晶體管數(shù)量，每隔18個(gè)月翻一番GPU加速，開(kāi)啟深度 學(xué)習(xí)的黃金時(shí)代算力與人工智能相互促進(jìn)77報(bào)告內(nèi)容背景：集成電路與人工智能破局：AI硬件的挑戰(zhàn)和存算一體技術(shù)突破：憶阻器存算一體的發(fā)展展望：其他趨勢(shì)和方向8年份10-810-610-410-2100102104Nvida GPUIntel 386LeNet-5AlphaGoZero單芯片算力 (GFLOPs)Perceptron19501960197019801990200020102020NETtalkENIACIntel 4004Intel CoreIntel Pentium10-

4、1210-910-3100103106訓(xùn)練算力需求 (GFLOPs-day)AlexNetVGG芯片算力發(fā)展無(wú)法滿(mǎn)足人工智能的需求ENIAC, 5000次加法/秒 (1947)Intel Core i7, 20.8 GFLOPS (2019)NVIDIA Tesla T4, 8.1 TFLOPs (2019)數(shù)據(jù)來(lái)源: Intel, NVIDIA, OpenAI 2018功耗瓶頸導(dǎo)致多核時(shí)代開(kāi)啟每3.4個(gè)月翻一番！10-69原因（1）：摩爾定律和傳統(tǒng)架構(gòu)進(jìn)入瓶頸摩爾定律發(fā)展緩慢，甚至停滯傳統(tǒng)架構(gòu)下的性能提升達(dá)到極限SALAHUDDIN S, Nat. Electronics, 2018, 1(

5、8): 442J. Hennessy & D. Patterson, A New Golden Age forcomputer Architecture原因（2）：“存算分離”架構(gòu)的瓶頸傳統(tǒng)馮諾依曼架構(gòu)中存儲(chǔ)和運(yùn)算分離，存在“存儲(chǔ)墻”與“功耗墻” 瓶頸，嚴(yán)重制約了系統(tǒng)算力和能效的提升, 更無(wú)法滿(mǎn)足AI應(yīng)用。馮諾依曼架構(gòu)“存儲(chǔ)墻”：速度、帶寬失配“功耗墻”：能量失配M. Horowitz. ISSCC, 201410做大并沒(méi)有真正解決問(wèn)題1.2 萬(wàn)億 晶體管46，225 mm218GB SRAM11憶阻器：“遺失”的電路基本單元?蔡少棠1971年，預(yù)測(cè)了憶阻器的存在Wiki: memristor

6、12阻變型憶阻器（Memristor）兩端器件，結(jié)構(gòu)簡(jiǎn)單，可大規(guī)模集成，操作電壓小，速度快，成本低，具有非易失性在外加電場(chǎng)作用下，阻值發(fā)生連續(xù)且可逆的變化與生物神經(jīng)突觸有著非常類(lèi)似的特性，因此也被稱(chēng)為電子突觸器件又稱(chēng)阻變存儲(chǔ)器(RRAM)，國(guó)際半導(dǎo)體路線圖多次將憶阻器列為最有競(jìng)爭(zhēng)力的新型存儲(chǔ)器技術(shù)之一SETRESET電導(dǎo)連續(xù)可調(diào)生物神經(jīng)突觸憶阻器件13基于憶阻器存算一體技術(shù)存算一體架構(gòu)馮諾依曼架構(gòu)1. 發(fā)展存算一體的新器件憶阻器具有非易失、多比特、低功耗的優(yōu)勢(shì)基于物理定律的矩陣向量乘法2.研究存算一體新計(jì)算范式向量矩陣12121121112222211 2 11 12 121 22 21 2

7、1 2 =處理器內(nèi)存外存輸 入輸 出存算 一體 陣列存算 一體 陣列輸入輸出存算 一體 陣列存算 一體 陣列14目標(biāo):存算一體計(jì)算系統(tǒng)151616報(bào)告內(nèi)容背景：集成電路與人工智能破局：AI硬件的挑戰(zhàn)和存算一體技術(shù)突破：憶阻器存算一體的發(fā)展展望：其他趨勢(shì)和方向前期研究進(jìn)展總結(jié)在憶阻器件開(kāi)發(fā)和存算一體新計(jì)算范式兩個(gè)方面都取得了進(jìn)展。 然而，在完整存算一體芯片和系統(tǒng)方面卻仍需突破。OutputWeightsInputsRegs DACsRRAM ArrayADCs/S&AXBW/R從單陣列到多陣列從簡(jiǎn)單網(wǎng)絡(luò)到復(fù)雜網(wǎng)絡(luò)從Macro集成到全系統(tǒng)集成17器件優(yōu)化陣列演示完整集成芯片和系統(tǒng)18器件優(yōu)化：高性

8、能憶阻器制備電極阻變層電極電極熱交換層電極疊層結(jié)構(gòu)阻變層阻值阻值器件器件W. Wu, et al. IEEE EDL 1019 (2017)；Wei Wu, et al. Journal of Applied Physics (2018): 152108.熱交換層和疊層結(jié)構(gòu)，抑制了憶阻器離散性，改進(jìn)了模擬阻變特性和線性度，提高了器件的一致性。器件可靠性分析和優(yōu)化M. Zhao et al., IEDM, 2017 M. Zhao et al., IEDM, 2018對(duì)系統(tǒng)的影響，設(shè)計(jì)優(yōu)化方法不同電導(dǎo)狀態(tài)的保持特性的測(cè)試分析器件連續(xù)阻變特性在耐久性測(cè)試過(guò)程中退化在陣列規(guī)模下，面向存算一體應(yīng)用對(duì)器

9、件可靠性進(jìn)行表征、分析和建模，進(jìn)而評(píng)估19集成工藝開(kāi)發(fā)前端工藝后端工藝示意圖制備的8英寸wafer課題組開(kāi)發(fā)了整套后端工藝，與Foundary 廠工藝兼容。經(jīng)過(guò)流片驗(yàn)證，器件良率可以超過(guò)99.9%20憶阻陣列設(shè)計(jì)及集成核心挑戰(zhàn)：源線上累加電流過(guò)大，導(dǎo)致導(dǎo)線電阻上的電壓降落變得顯著解決思路：提出新型2T2R的融合型陣列架構(gòu)，解決IR drop問(wèn)題，將陣列集成 規(guī)模提升一個(gè)數(shù)量級(jí)，同時(shí)大幅減小位線電流2T2R融合型陣列架構(gòu)陣列規(guī)模優(yōu)化21架構(gòu)與算法設(shè)計(jì)85%90%95%100%普通訓(xùn)練壓力訓(xùn)練混合訓(xùn)練框架片外壓力訓(xùn)練片上自適應(yīng)訓(xùn)練系統(tǒng)器件誤差模型-A 誤差電路誤差模型-B 模型陣列間誤差模型-C矩

10、陣 向量乘 激活 + + Y ()Yi ()90.7%普通訓(xùn)練壓力訓(xùn)練95.6%提出由片外壓力訓(xùn)練和片上自適應(yīng)訓(xùn)練組成的混合訓(xùn)練框架。在片外壓力訓(xùn)練中引入 系統(tǒng)誤差模型，構(gòu)建具有誤差耐受性的網(wǎng)絡(luò)模型，提升實(shí)際硬件系統(tǒng)中的精度。函數(shù)Yi Yi + C(Yi)MNIST任務(wù)2223系統(tǒng)設(shè)計(jì)方法探索Algorithm/ComplierArchitecture/ChipArray/MacroMemristor deviceHardware non-ideal effectsMapping開(kāi)發(fā)了跨層次的端到端協(xié)同仿真工具，覆蓋器件、電路、架構(gòu)、算法的具體方案建立不同抽象級(jí)別的仿真描述，覆蓋算法仿真、時(shí)序

11、驗(yàn)證、性能評(píng)估W. Zhang, DAC. 201824成果:完整的存算一體芯片160K 憶阻器集成；78.4 TOPS/W； 40 mW; 準(zhǔn)確率 95% .Qi Liu，ISSCC 2020, 50025成果:多陣列憶阻器存算一體系統(tǒng)首次研制出多陣列憶阻器存算一體系統(tǒng)，完成多層卷積神經(jīng)網(wǎng)絡(luò)，證明多陣 列存算一體技術(shù)的可行性和能效、算力優(yōu)勢(shì)。Peng Yao，Nature, 577, 641 (2020)7月9日，在2020年世界 人工智能大會(huì)上獲得最 高獎(jiǎng)項(xiàng)SAIL獎(jiǎng)（卓越人 工智能引領(lǐng)者獎(jiǎng)），是唯 一的論文獲獎(jiǎng)。2626報(bào)告內(nèi)容背景：集成電路與人工智能破局：AI硬件的挑戰(zhàn)和存算一體技術(shù)突破：憶阻器存算一體的發(fā)展展望：其他趨勢(shì)和方向總結(jié)：存算一體技術(shù)發(fā)展趨勢(shì)27展