數(shù)字系統(tǒng)綜合設(shè)計(jì)+eda+模擬中央人民廣播電臺(tái)報(bào)時(shí)電路

1、第11頁 共11頁數(shù)字系統(tǒng)綜合設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)題目:模擬中央人民廣播電臺(tái)報(bào)時(shí)電路姓名:張曉奇 馬良學(xué)號(hào):2007230620072312設(shè)計(jì)內(nèi)容:1、實(shí)驗(yàn)要求：11 計(jì)時(shí)器運(yùn)行到59分49秒開始報(bào)時(shí)，每鳴叫1s就停叫1s，共鳴叫6響；前5響為低音，頻率為750HZ，最后1響為高音，頻率為1KHz；12要有分秒顯示21總電路圖： CLK是時(shí)鐘脈沖，通過次端口輸入時(shí)鐘信號(hào)，CLR是清零端口，置于高電平時(shí)起清零作用，CI是保持端口，置于低電平時(shí)起保持作用；ENM是校分端口，置于低電平是由時(shí)鐘脈沖進(jìn)行校分功能，ENH是校時(shí)端口，同ENM；speaker是報(bào)時(shí)端，在50、52、54、56、58秒/分時(shí)輸

2、出高電平。qsl【3.0】、qsh【3.0】，qml【3.0】、qmh【3.0】，qhl【3.0】、qhh【3.0】分別是秒的低位、高位，分的低位、高位，時(shí)的低位、高位數(shù)碼管顯示端。gaopin、dipin端分別是報(bào)時(shí)信號(hào)頻率輸入端。22模塊設(shè)計(jì)：60進(jìn)制秒模塊VHDL語言：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY sec60 IS PORT ( ci :IN std_logic; mclear :IN std_logic; clk :IN std_logic; co :out

3、 std_logic; qh :buffer std_logic_vector(3 downto 0); ql :buffer std_logic_vector(3 downto 0); a :out std_logic; b :out std_logic );END sec60;ARCHITECTURE behave OF sec60 ISBEGINco=1when (qh=0101 and ql=1001 and ci=1) else 0; a=1 when (qh=0101 and ql=0000) else 1 when (qh=0101 and ql=0010) else 1 whe

4、n (qh=0101 and ql=0100) else 1 when (qh=0101 and ql=0110) else 1 when (qh=0101 and ql=1000) else 0; b=1 when (qh=0000 and ql=0000) else 0; PROCESS (clk,mclear)BEGIN IF(mclear=1)THEN qh=0000; ql=0000; elsif(clkevent and clk=1)thenif(ci=1)then if(ql=9) then ql=0000; if(qh=5)then qh=0000;else qh=qh+1;e

5、nd if;else ql=ql+1;end if;end if ;end if;end process;end behave;60進(jìn)制分模塊VHDL語言：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY min60 IS PORT ( ci :IN std_logic; mclear :IN std_logic; clk :IN std_logic; co :out std_logic; qh :buffer std_logic_vector(3 downto 0); ql :buf

6、fer std_logic_vector(3 downto 0); a :out std_logic; b :out std_logic );END min60;ARCHITECTURE behave OF min60 ISBEGINco=1when (qh=0101 and ql=1001 and ci=1) else 0; a=1 when (qh=0101 and ql=1001) else 0; b=1 when (qh=0000 and ql=0000) else 0; PROCESS (clk,mclear)BEGIN IF(mclear=1)THEN qh=0000; ql=00

7、00; elsif(clkevent and clk=1)thenif(ci=1)then if(ql=9) then ql=0000; if(qh=5)then qh=0000;else qh=qh+1;end if;else ql=ql+1;end if;end if ;end if;end process;end behave;24進(jìn)制時(shí)模塊VHDL語言:library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY hour24 IS PORT ( ci :IN std_logic; hcl

8、ear :IN std_logic; clk :IN std_logic; co :out std_logic; qh :buffer std_logic_vector(3 downto 0); ql :buffer std_logic_vector(3 downto 0);END hour24;ARCHITECTURE behave OF hour24 ISBEGIN co=1when (qh=0010 and ql=0011 and ci=1) else 0; PROCESS (clk,hclear) BEGIN IF(hclear=1)THEN qh=0000; ql=0000; ELS

9、IF(clkEVENT AND clk=1)THEN if(ci=1)then if(ql=9) or(ql=3 and qh=2) then ql=0000; if(qh=2) then qh=0000; elseqh=qh+1;end if; else ql=ql+1; end if; END IF; END IF; END PROCESS;END behave;D、二選一數(shù)據(jù)選擇器：library ieee;use ieee.std_logic_1164.all;entity xuanze isport(cp1,cp2,en:in std_logic; chu:out std_logic

10、);end xuanze;architecture behave of xuanze isbeginprocess(cp1,cp2,en)begin if(en=1) then chu=cp1;else chu=cp2;end if;end process;end behave;仿真圖像: 調(diào)試過程圖像：秒鐘計(jì)數(shù)器的調(diào)試過程：分鐘計(jì)數(shù)器的調(diào)試過程：時(shí)鐘計(jì)數(shù)器的調(diào)試過程：2選1數(shù)據(jù)選擇器的調(diào)試過程：總體波形：設(shè)計(jì)心得體會(huì):通過本次設(shè)計(jì)使我更熱愛數(shù)字電路設(shè)計(jì)，初步學(xué)會(huì)MAXPLUS軟件VHDL語言的編用，能設(shè)計(jì)較簡單的時(shí)序邏輯電路和組合邏輯電路，能解決實(shí)驗(yàn)設(shè)計(jì)中出現(xiàn)的一般性問題，提高了自己的解決問題的能力。在實(shí)習(xí)過程中大大激發(fā)了我們對EDA的濃厚興趣。井老師的指導(dǎo)使我們受益匪淺。我們在學(xué)習(xí)過程中得到實(shí)