數(shù)字頻率計報告(長沙理工大學(xué)EDA課程設(shè)計)

1、 城南學(xué)院 作者：lyc 數(shù)字頻率計 城南學(xué)院 作者：lyc 數(shù)字頻率計數(shù)字頻率計 摘要 數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用,實際的硬件設(shè)計用到的器件較多,連線比較復(fù)雜,而且會產(chǎn)生比較大的延時,造成測量誤差、可靠性差。隨著可編程專用集成電路（ASIC）的廣泛應(yīng)用,以EDA工具作為開發(fā)手段,基于VHDL語言,將使整個系統(tǒng)大大簡化,提高整體的性能和可靠性。本次EDA基礎(chǔ)課程設(shè)計的主要任務(wù)就是使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開發(fā)板設(shè)計和仿真一個數(shù)字頻率計，實現(xiàn)對1Hz250KHz 的脈沖進(jìn)行頻率測量。本文主要介紹了FPGA基本結(jié)構(gòu)、開發(fā)

2、環(huán)境及其在數(shù)字頻率計設(shè)計的應(yīng)用。關(guān)鍵詞：數(shù)字頻率計；ASIC；EDA；FPGA；VHDL目 錄TOC o 1-3 h u HYPERLINK l _Toc26760 1 緒論 頁 共 23 頁 1 緒論1.1 課程設(shè)計內(nèi)容及要求主要內(nèi)容：在本課程設(shè)計中使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開發(fā)板設(shè)計和仿真一個數(shù)字頻率計，對1Hz250KHz 的脈沖進(jìn)行頻率測量，采用等精度測量，即在所測量的整個頻段內(nèi)部，均可實現(xiàn)相同精度的測量，即測量精度與頻率無關(guān)，測得結(jié)果在數(shù)碼管上顯示，并設(shè)計相應(yīng)的功能按鍵。擴(kuò)展內(nèi)容：1. 16*16點(diǎn)陣顯示當(dāng)前輸入數(shù)字

3、和自己姓名2、在液晶顯示屏上做出功能菜單1.2. 相關(guān)概念 1.2.1 DEA的概念EDA是Electronic Design Automation的縮寫，即電子設(shè)計自動化。在20世紀(jì)60年代中期從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。在EDA技術(shù)出現(xiàn)之前，設(shè)計人員必須手工完成集成電路的設(shè)計、布線等工作。EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程

4、下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。 1.2.2 FPGA的概念 FPGA是FieldProgrammable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 1.2.3 VHDL的概念VHDL是Very-High-Speed Integrated Circuit Hardware Description Language的縮寫，VHDL是一

5、種硬件描述語言（Hardware Description Language，簡稱HDL），一種用于電路設(shè)計的高級語言，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用EDA工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。2 開發(fā)環(huán)境2.1 SOPC-NIOSII-EP2C35開發(fā)板

6、SOPC-NIOSII-EP2C35開發(fā)板是根據(jù)現(xiàn)代電子發(fā)展的方向，集EDA和SOPC系統(tǒng)開發(fā)為一體的綜合性實驗開發(fā)系統(tǒng)，除了滿足高校專、本科生和研究生的SOPC教學(xué)實驗開發(fā)之外，也是電子設(shè)計和電子項目開發(fā)的理想工具。整個開發(fā)系統(tǒng)由NIOSII-EP2C35核心板板、EDA/SOPC系統(tǒng)板和擴(kuò)展子板構(gòu)成，根據(jù)用戶不同的需求配置成不同的開發(fā)系統(tǒng)。NIOSIIEP2C35核心板是基于Altera CycloneII器件而開發(fā)的一款嵌入式系統(tǒng)開發(fā)平臺，它可以為開發(fā)人員提供以下資源，如表1所示。表1 NIOSIIEP2C35核心板資源Altera CycloneII EP2C35F484C8 FPGA

7、4 Mbits的EPCS4配置芯片1 Mbytes SRAM （256K32bit）8 Mbytes NOR Flash ROM32Mbytes SDRAM64M bytes NAND Flash4個用戶自定義按鍵輸入4個用戶自定義LED顯示1個七段碼LED數(shù)碼管顯示50MHz高精度時鐘源三個間距2.54mm標(biāo)準(zhǔn)擴(kuò)展接口供用戶自由擴(kuò)展系統(tǒng)上電復(fù)位電路電源管理模塊，輸出功率、電壓穩(wěn)定的電源支持+5V直接輸入2.2 Quartus IIAltera Quartus II 作為一種 HYPERLINK /view/10018762.htm t /_blank 可編程邏輯的設(shè)計環(huán)境, 具有強(qiáng)大的設(shè)計能

8、力和直觀易用的接口，Altera Quartus II 、設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能 HYPERLINK /subview/804529/804529.htm t /_blank HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對 Stratix FPGA進(jìn)行功能驗證和 HYPERLINK /view/3421139.htm t /_blank 原型設(shè)計，又可以設(shè)計HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計。 HYPERLINK

9、/subview/392358/392358.htm t /_blank Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個 HYPERLINK /view/281640.htm t /_blank 工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與 HYPERLINK /subview/193517/193517.htm t /_blank Cadence、ExemplarLogic、 MentorGraphics、 HYPERLINK /subview/392403/392403.htm t /_blank Syn

10、opsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock HYPERLINK /view/2414000.htm t /_blank 模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。Quartus II軟件界面如圖1所示。圖1 Quartus II軟件界面3 數(shù)字頻率計的工作原理所謂頻率就是周期性信號在單位時間（1s）內(nèi)變化的次數(shù)。若在一定時間間隔T（也稱閘門時間）內(nèi)測得這個周期性信號的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T。若時間間隔T取1s，則fN。實現(xiàn)頻率測量有兩中方法，分別是直接測量法和等精度測量法，下面將

11、分別介紹。3.1 直接測量法由于閘門的起始和結(jié)束的時刻對于信號來說是隨機(jī)的，將會有一個脈沖周期的量化誤差。進(jìn)一步分析測量準(zhǔn)確度：設(shè)待測信號脈沖周期為Tx，頻率為Fx，當(dāng)測量時間為T=1s時，測量準(zhǔn)確度為=Tx/T=1/Fx。由此可知這種直接測頻法的測量準(zhǔn)確度與被測信號的頻率有關(guān)，當(dāng)待測信號頻率較高時，測量準(zhǔn)確度也較高，反之測量準(zhǔn)確度較低。因此，這種直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。若要得到在整個測量頻段內(nèi)的測量精度保持不變的要求，應(yīng)該考慮待精度頻率測量等其它方法。 3.2 等精度測量法等精度是指該頻率計在所測量的整個頻段內(nèi)部，均可實現(xiàn)相同精度

12、的測量，即測量精度與頻率無關(guān)。等精度測頻實現(xiàn)框圖如圖2所示。圖2 等精度測頻實現(xiàn)框圖圖中預(yù)置門信號通常為1s。其內(nèi)部包括一個同步門電路，用來實現(xiàn)被測頻標(biāo)與被測頻率的同步，提高測量精度，減少基本誤差。該部分與清零脈沖協(xié)調(diào)工作用來控制兩個計數(shù)器的啟動脈沖。計數(shù)器1和計數(shù)器2分別用來給頻標(biāo)和被測數(shù)字脈沖計數(shù)，設(shè)在同步門控制結(jié)束時計數(shù)器1計數(shù)N1，計數(shù)器2計數(shù)N2，假設(shè)頻標(biāo)頻率為F1，被測頻率位Fx，則可寫出公式： Fx/N2=F1/N1； （1） Fx（F1/N1）* N2 （2）由公式可以看出，測量精度與預(yù)置門時間無關(guān)，主要由F1的頻率穩(wěn)定度來確定，所以為了提高測量精度，主要是提高頻標(biāo)的頻率穩(wěn)定度

13、，換句話說，測量精度基本上近似于頻標(biāo)的穩(wěn)定度，若頻標(biāo)的穩(wěn)定度位106，則測量誤差邊可達(dá)到106。在該電路中，為了確保頻標(biāo)計數(shù)與被測頻率完全同步（即被測頻率的上升沿開始計數(shù)，1s以后，被測頻率的下跳沿停止計數(shù)），同步門必須由被測信號來控制，設(shè)計方法多種多樣。3.3 數(shù)字頻率計原理閘門時間固定為1s，閘門信號是一個0.5Hz的方波，在閘門有效（高電平）期間，對輸入的脈沖進(jìn)行計數(shù)，在閘門信號的下降沿時刻，所存當(dāng)前的計數(shù)值，并且清零所有的頻率計數(shù)器。由于閘門時間是1s（0.5Hz方波），所以顯示的頻率是1s鐘更新一次，且顯示的內(nèi)容是閘門下降沿時鎖存的值。因為閘門時間我們設(shè)定為1s，所以這種頻率計僅能測

14、出頻率大于或者等于1Hz的情況，且頻率越高，精度也越高。實際應(yīng)用中，頻率計的閘門時間是個可變量，當(dāng)頻率小于1Hz是，閘門時間就要適當(dāng)放大。采用一個標(biāo)準(zhǔn)的時鐘，在單位時間內(nèi)如：0.1秒對被測信號的脈沖進(jìn)行計數(shù)，即為信號的頻率。在設(shè)計頻率計的時候，八個七段碼管最多可以顯示99,999,999Hz，因此在設(shè)計時候用八個4位二進(jìn)制碼（BCD碼）來表示，另外還必須有同樣的八個4位二進(jìn)制碼來對輸入的頻率進(jìn)行計數(shù)，在閘門下降沿的時候，將后者的值鎖存到寄存器中。其信號的時序關(guān)系如圖3所示。圖3 控制信號時序關(guān)系系統(tǒng)時鐘選擇核心板上的50M的時鐘，閘門時間為1s（通過對系統(tǒng)時鐘進(jìn)行分頻得到），在閘門為高電平期間

15、，對輸入的頻率進(jìn)行計數(shù)，當(dāng)閘門變低的時候，記錄當(dāng)前的頻率值，并將頻率計數(shù)器清零，頻率的顯示每過2秒刷新一次。被測頻率通過一個撥動開關(guān)來選擇是使用系統(tǒng)中的數(shù)字時鐘源模塊的時鐘信號還是從外部通過系統(tǒng)的輸入輸出模塊的輸入端輸入一個數(shù)字信號進(jìn)行頻率測量。當(dāng)撥動開關(guān)為高電平時，測量從外部輸入的數(shù)字信號，否則測量系統(tǒng)數(shù)字時鐘信號模塊的數(shù)字信號。其實現(xiàn)框圖如下圖4所示.圖4 測頻實現(xiàn)框圖在本設(shè)計中，用到的模塊有數(shù)字信號源模塊、撥動開關(guān)模塊、50M系統(tǒng)時鐘源模塊、數(shù)碼管顯示模塊等。其中數(shù)碼管、數(shù)字信號源、撥動開關(guān)與FPGA的連接電路和管腳連接在以前的實驗中都做了詳細(xì)說明，這里不在贅述。50M系統(tǒng)時鐘源的模塊位

16、于EP2C35核心板的中上方通過一個貼片的50M有源晶體來產(chǎn)生50MHZ的時鐘信號，詳細(xì)說明請參閱用戶使用手冊。其與FPGA的管腳連接如表2所示。表2 50M系統(tǒng)時鐘與FPGA的管腳連接表信號名稱對應(yīng)FPGA管腳名說明系統(tǒng)時鐘源L150MHZ系統(tǒng)時鐘4 數(shù)字頻率計的設(shè)計4.1 設(shè)計步驟1、打開QUARTUSII軟件，新建一個工程。2、建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。3、按照實驗原理，在VHDL編輯窗口編寫VHDL程序，共提供6個VHDL源程序。每一個源程序完成一定的功能。其具體的功能如下表3。表3 程序功能表文件名稱完成功能CLKOUT.VHD產(chǎn)生1HZ的

17、閘門信號和1KHZ的顯示掃描信號MUX.VHD被測信號源選擇模塊TELTCL.VHD在時鐘的作用下生成測頻的控制信號。CNT10.VHD十進(jìn)制計數(shù)器。在實驗中使用8個來進(jìn)行計數(shù)SEG32B.VHD32位的鎖存器，在鎖存控制信號的作用下，將計數(shù)的值鎖存DISPLAY.VHDL顯示譯碼，將鎖存的數(shù)據(jù)顯示出來。4、編寫完VHDL程序后，保存起來。5、將自己編寫的VHDL程序進(jìn)行編譯并生成模塊符號文件，并對程序的錯誤進(jìn)行修改，最終所有程序通過編譯并生成模塊符號文件。6、新建一個圖形編輯文件，將已生成的模塊符號文件放入其中，并根據(jù)要求邊接起來。如圖5。圖5 圖形編輯文件7、將自己編輯好的的程序進(jìn)行編譯仿

18、真，并對程序的錯誤進(jìn)行修改，最終通過編譯。8、編譯仿真無誤后，進(jìn)行管腳分配。表4是示例程序的管腳分配表。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。表4 管腳分配表端口名使用模塊信號對應(yīng)FPGA管腳說 明CLK50M50M系統(tǒng)時鐘L1EP1C12系統(tǒng)板時鐘CLKIN1輸入輸出觀測模塊Y17外部被測時鐘輸入CLKIN2數(shù)字信號源模塊L2內(nèi)部被測時鐘輸入KEY撥動開關(guān)K1E15外部/內(nèi)部被測時鐘選擇LEDAG0數(shù)碼管A段G6被測信號頻率顯示 續(xù)表4端口名使用模塊信號對應(yīng)FPGA管腳說 明LEDAG1數(shù)碼管B段G7LEDAG2數(shù)碼管C段H3LEDAG3數(shù)碼管D段H4LEDAG4數(shù)碼管E段H5LE

19、DAG5數(shù)碼管F段H6LEDAG6數(shù)碼管G段J4SEL0位選DEL0G5SEL1位選DEL1G3SEL2位選DEL2F49、用下載電纜通過JTAG口將對應(yīng)的sof文件加載到FPGA中。觀察設(shè)計結(jié)果是否與自己的編程思想一致。4.2 設(shè)計運(yùn)行結(jié)果當(dāng)設(shè)計文件加載到目標(biāo)器件后。撥動撥動開關(guān)的K1，使其置為低電平，數(shù)碼管上顯示的值為系統(tǒng)上的數(shù)字信號源的時鐘的頻率值24MHz。改變數(shù)字信號源的時鐘，顯示的值是否與標(biāo)值一致。數(shù)字信號源如圖6所示，數(shù)碼管顯示如圖7所示。如果使撥動開關(guān)置為高電平，從輸入輸出觀測模塊的輸入端輸入一個1000HZ的時鐘信號，這時在數(shù)碼管上顯示這個時鐘信號的頻率值。其他頻率的時鐘信號

20、也會有相應(yīng)的頻率顯示。輸入時鐘信號波形如圖8所示，數(shù)碼管顯示如圖9所示。 圖6 數(shù)字信號源 圖7 數(shù)碼管顯示 圖8 輸入時鐘信號波形 圖9 數(shù)碼管顯示5 心得體會 經(jīng)過兩個星期的EDA基礎(chǔ)課程設(shè)計，使我在課堂上學(xué)習(xí)的EDA理論知識運(yùn)用在了實踐當(dāng)中。在EDA基礎(chǔ)課程設(shè)計期間，我系統(tǒng)地了解了EDA的概念，什么是FPGA，怎樣運(yùn)用硬件描述語言VHDL進(jìn)行FPGA編程。學(xué)習(xí)了Altera公司的EP2C35系列的FPGA芯片，了解了此芯片的基本結(jié)構(gòu)和性能。從建立工程到程序的下載，學(xué)習(xí)了FPGA的開發(fā)環(huán)境Quartus II軟件的使用。在EDA基礎(chǔ)課程設(shè)計的過程中也遇到了很多困難，剛開始就連建立工程都有問

21、題，更不用說復(fù)雜的數(shù)字頻率計的設(shè)計了，自己甚至有些急躁，但困難總要克服，經(jīng)過查閱資料和同學(xué)之間的討論，問題得到了一一解決。同時在設(shè)計的過程中我發(fā)現(xiàn)了自己的不足之處，就是對之前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固，學(xué)習(xí)太膚淺。通過這次課程設(shè)計之后，得以把以前所學(xué)過的知識重新溫故，懂得了做實踐要踏踏實實，不能急于求成。這次課程設(shè)計最終得以順利完成，最后對老師的辛勤指導(dǎo)和同學(xué)的熱心幫表示衷心感謝！ 6 參考文獻(xiàn)1 SOPCIIEDA實驗指導(dǎo)書（第二版）.2 SOPCII使用手冊（第二版）.3 /elec/eda/edanew_m/4 EDA技術(shù)基礎(chǔ). 譚會生編著. 湖南大學(xué)出版社，2004.5

22、 EDA技術(shù)實用教程（第三版），潘松、黃繼業(yè)編著 ，科學(xué)出版社 ,2010.附錄一 CLKOUT的VHDL程序 -產(chǎn)生1HZ的閘門信號和1KHZ的顯示掃描信號- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkout IS PORT ( clk50m : IN STD_LOGIC; -50M系統(tǒng)時鐘輸入 clk1kHZ : OUT STD_LOGIC; -1KHZ顯示掃描時鐘輸出 clk1HZ : OUT STD_LOGIC);-1HZ閘門信號產(chǎn)生 END clkout;

23、ARCHITECTURE A OF clkout IS BEGIN PROCESS(clk50m) -產(chǎn)生顯示掃描時鐘1KHZ variable cnttemp : INTEGER RANGE 0 TO 99999; BEGIN IF clk50m=1 AND clk50mevent THEN IF cnttemp=99999 THEN cnttemp:=0; ELSE IF cnttemp50000 THEN clk1khz=1; ELSE clk1khz=0; END IF; cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; PROCESS(

24、clk50m) -產(chǎn)生顯示掃描時鐘1KHZ variable cnt : INTEGER RANGE 0 TO 49999999; BEGIN IF clk50m=1 AND clk50mevent THEN IF cnt=49999999 THEN cnt:=0; ELSE IF cnt25000000 THEN clk1hz=1; ELSE clk1hz=0; END IF; cnt:=cnt+1; END IF; END IF; END PROCESS; END A; 附錄二 MUX的VHDL程序 -被測信號選擇模塊-library ieee;use ieee.std_logic_116

25、4.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity mux is port( clkin1 : in std_logic; -設(shè)定為外部時鐘輸入 clkin2 : in std_logic; -設(shè)定為數(shù)字信號源輸入 key : in std_logic; -撥動開關(guān)控制 fin : out std_logic -被測頻率輸出 ); end mux;architecture behave of mux is begin process(key) begin if key=1 then fin=clki

26、n1; else fin=clkin2; end if; end process; end behave;附錄三 TELTCL的VHDL程序 -在時鐘的作用下生成測頻的控制信號- LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TElTCL IS PORT ( CLK: IN STD_LOGIC; -1 Hz測頻控制時鐘 TSTEN: OUT STD_LOGIC; -計數(shù)器時鐘使能 CLR_CNT: OUT STD_LOGIC; -計數(shù)器清零 LOAD: OUT STD_LOGIC

27、); -輸出鎖存信號END TElTCL;ARCHITECTURE ART OF TElTCL IS SIGNAL DIV2CLK :STD_LOGIC;SIGNAL CLR :STD_LOGIC;SIGNAL loadcnt :STD_LOGIC;BEGIN PROCESS ( CLK ) IS BEGIN IF CLKEVENT AND CLK= 1 -1 HZ時鐘二分頻 THEN DIV2CLK=NOT DIV2CLK; END IF ; END PROCESS; PROCESS ( CLK,DIV2CLK ) BEGIN IF CLK= 0 AND DIV2CLK = 0 THEN -

28、產(chǎn)生計數(shù)器清零信號 CLR= 1; ELSE CLR= 0 ; END IF; END PROCESS; LOAD=not div2clk; TSTEN=DIV2CLK;CLR_CNT=CLR;END ARCHITECTURE ART;附錄四 CNT10的VHDL程序 -十進(jìn)制計數(shù)器。在設(shè)計中使用8個來進(jìn)行計數(shù) -LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; -計數(shù)時鐘信號 CLR:IN STD_LOGIC; -清零信號 ENA:IN STD_LOGIC; -計數(shù)使能信號 CQ

29、 :OUT INTEGER RANGE 0 TO 15;-4位計數(shù)結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC); -計數(shù)進(jìn)位END CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,ENA) ISBEGIN IF CLR= 1 THEN CQI= 0; 計數(shù)器異步清零 elsIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 THEN iF CQI=10 THEN cqi=1; ELSE CQI=cqi+1; END IF; 等于9，則

30、計數(shù)器清零 END IF; END IF;END PROCESS;PROCESS (CQI) IS BEGIN IF CQI=10 THEN CARRY_OUT= 1; 進(jìn)位輸出 ELSE CARRY_OUT= 0; END IF;END PROCESS; CQ=CQI;END ART;附錄五 SEG32B的VHDL程序-32位的鎖存器，在鎖存控制信號的作用下，將計數(shù)的值鎖存-LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGINPROCESS ( LOAD, DIN