集成電路設(shè)計(jì)基礎(chǔ)工藝部分

1、集成電路設(shè)計(jì)基礎(chǔ)工藝部分第1頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四集成電路的制造需要非常復(fù)雜的技術(shù)，它主要由半導(dǎo)體物理與器件專業(yè)負(fù)責(zé)研究。IC設(shè)計(jì)者可以不去深入研究，但是有必要了解芯片設(shè)計(jì)中的工藝基礎(chǔ)知識，才能根據(jù)工藝技術(shù)的特點(diǎn)優(yōu)化電路設(shè)計(jì)方案。對于電路和系統(tǒng)設(shè)計(jì)者來說，更多關(guān)注的是工藝制造的能力，而不是工藝的具體實(shí)施過程。第2頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四3集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測單晶、外延材料掩膜版芯片制造過程封裝測試系統(tǒng)需求第3頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四4芯片制造過程第4頁，共141

2、頁，2022年，5月20日，14點(diǎn)34分，星期四工藝類型簡介根據(jù)工序的不同, 可以把工藝分成三類： 前工序、 后工序及輔助工序。 1) 前工序 前工序包括從晶片開始加工到中間測試之前的所有工序。 前工序結(jié)束時(shí)， 半導(dǎo)體器件的核心部分管芯就形成了。 前工序中包括以下三類工藝： （1） 薄膜制備工藝： 包括氧化、 外延、 化學(xué)氣相淀積、 蒸發(fā)、 濺射等。 （2） 摻雜工藝： 包括離子注入和擴(kuò)散。 （3） 圖形加工技術(shù)： 包括制版和光刻。 第5頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四工藝類型簡介2) 后工序后工序包括從中間測試開始到器件完成的所有工序, 有中間測試、 劃片、 貼片

3、、 焊接、 封裝、 成品測試等。 3) 輔助工序前、 后工序的內(nèi)容是IC工藝流程直接涉及到的工序， 為保證整個(gè)工藝流程的進(jìn)行， 還需要一些輔助性的工序， 這些工序有： （1） 超凈環(huán)境的制備： IC， 特別是VLSI的生產(chǎn)， 需要超凈的環(huán)境。 （2） 高純水、 氣的制備： IC生產(chǎn)中所用的水必須是去離子、 去中性原子團(tuán)和細(xì)菌，絕緣電阻率高達(dá)15 Mcm以上的電子級純水； 所使用的各種氣體也必須是高純度的。 （3） 材料準(zhǔn)備： 包括制備單晶、 切片、 磨片、 拋光等工序， 制成IC生產(chǎn)所需要的單晶圓片。 第6頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四超凈廠房技術(shù)：超凈級別1級：

4、在1立方英尺的空間內(nèi)大于0.3m的塵埃數(shù)必須小于1個(gè)10級、100級、1000級、10000級 超純水（清洗）、高純氣體制備技術(shù)高純化學(xué)試劑光刻掩膜版制備技術(shù) 半導(dǎo)體設(shè)備 材料準(zhǔn)備技術(shù)：硅片等 管殼制備等集成電路輔助工藝技術(shù)第7頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四凈化廠房第8頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四芯片制造凈化區(qū)域走廊 第9頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 任何集成電路的制造都離不開襯底材料單晶硅。制備單晶硅有兩種方法：懸浮區(qū)熔法和直拉法。 懸浮區(qū)熔法是在20世紀(jì)50年代提出看并很快被應(yīng)用到晶體制備技術(shù)中。

5、用這種方法制備的單晶硅的電阻率非常高，特別適合制作電力電子器件。目前懸浮區(qū)熔法制備的單晶硅僅占有很小的市場份額。 10一、硅襯底材料的制備第10頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四“CZ法”生長單晶硅（晶體拉晶儀）目前晶體化的制程，大多是采柴可拉斯基(Czycrasky) 拉晶法(CZ法)。 把塊狀多晶硅放入坩堝內(nèi)加熱到1440再次熔化。為了防止硅在高溫下被氧化，坩堝內(nèi)被抽成真空并注入惰性氣體氬氣。之后用純度 99.7%的鎢絲懸掛“硅籽晶”探入熔融硅中，以2-20轉(zhuǎn)/分鐘的轉(zhuǎn)速及3-10毫米/分鐘的速率從熔液中將單晶硅棒緩慢拉出。這樣就會得到一根純度極高的單硅晶棒，理論

6、上最大直徑可達(dá)45厘米，最大長度為3米生長時(shí)，可在熔融硅中摻入雜質(zhì)來獲得期望的電阻率 隨著超大規(guī)模集成電路的不斷發(fā)展，不但要求單晶硅的尺寸不斷增加，而且要求所有的雜質(zhì)濃度能得到精密控制，而懸浮區(qū)熔法無法滿足這些要求，因此，直拉法制備的單晶硅越來越多地被人們所采用。第11頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四單晶硅棒 (300mm)大單晶棒切成薄的圓片（wafer） 在大多數(shù)CMOS工藝中，圓片的電阻率為0.05到0.1cm，厚度約為500到1000微米。chip 4 寸 100 mm 8 寸 200 mm12 寸 300 mm 第12頁，共141頁，2022年，5月20日

7、，14點(diǎn)34分，星期四13CrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement）Surface DefectMapPolished Wafer晶圓退火工藝流程晶體生長晶圓制作硅晶體熔硅切片拋光拋光片高溫退火退火后的晶圓退火爐（改善表面）利用退火消除缺陷石墨加熱器第13頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 化學(xué)

8、機(jī)械研磨技術(shù)（化學(xué)機(jī)械拋光， CMP）兼具有研磨性物質(zhì)的機(jī)械式研磨與酸堿溶液的化學(xué)式研磨兩種作用，可以使晶圓表面達(dá)到全面性的平坦化，以利后續(xù)薄膜沉積之進(jìn)行。 在CMP制程的硬設(shè)備中，研磨頭被用來將晶圓壓在研磨墊上并帶動晶圓旋轉(zhuǎn)，至于研磨墊則以相反的方向旋轉(zhuǎn)。在進(jìn)行研磨時(shí)，由研磨顆粒所構(gòu)成的研漿會被置于晶圓與研磨墊間。影響CMP制程的變量包括有：研磨頭所施的壓力與晶圓的平坦度、晶圓與研磨墊的旋轉(zhuǎn)速度、研漿與研磨顆粒的化學(xué)成份、溫度、以及研磨墊的材質(zhì)與磨損性等等。 14化 學(xué) 機(jī) 械 研拋光 技 術(shù) 第14頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四300mm商用直拉單晶硅切割后、

9、加工過電路的硅圓片第15頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四半導(dǎo)體產(chǎn)業(yè)向前發(fā)展的兩大啟動點(diǎn):不斷擴(kuò)大晶圓尺寸和縮小芯片特征尺寸同樣使用0.13微米的制程在300mm的晶圓可以制造大約427個(gè)處理器核心，300mm直徑的晶圓的面積是200mm直徑晶圓的2.25倍，出產(chǎn)的處理器個(gè)數(shù)卻是后者的2.385倍，并且300mm晶圓實(shí)際的成本并不會比200mm晶圓來得高多少，這種成倍的生產(chǎn)率提高顯然是所有芯片生產(chǎn)商所喜歡的。 然而，硅晶圓在晶圓生產(chǎn)過程中，離晶圓中心越遠(yuǎn)就越容易出現(xiàn)壞點(diǎn)。因此從硅晶圓中心向外擴(kuò)展，壞點(diǎn)數(shù)呈上升趨勢，這樣我們就無法隨心所欲地增大晶圓尺寸。第16頁，共14

10、1頁，2022年，5月20日，14點(diǎn)34分，星期四 設(shè)計(jì)與工藝制造之間的接口是版圖。什么是版圖？它是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)。 在計(jì)算機(jī)及其VLSI設(shè)計(jì)系統(tǒng)上設(shè)計(jì)完成的集成電路版圖還只是一些圖像或(和)數(shù)據(jù)，在將設(shè)計(jì)結(jié)果送到工藝線上實(shí)驗(yàn)時(shí)，還必須經(jīng)過一個(gè)重要的中間環(huán)節(jié)：制版。所以，在介紹基本的集成電路加工工藝之前，先簡要地介紹集成電路加工的掩模(Masks)及其制造。 通常我們看到的器件版圖是一組復(fù)合圖，這個(gè)復(fù)合圖實(shí)際上是由若干個(gè)分層圖形疊合而成，這個(gè)過程和印刷技術(shù)中的套印技術(shù)非常相像。17三、版圖與制版第1

11、7頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 制版的目的就是產(chǎn)生一套分層的版圖掩模，為將來進(jìn)行圖形轉(zhuǎn)移，即將設(shè)計(jì)的版圖轉(zhuǎn)移到硅片上去做準(zhǔn)備。 制版是通過圖形發(fā)生器完成圖形的縮小和重復(fù)。在設(shè)計(jì)完成集成電路的版圖以后，設(shè)計(jì)者得到的是一組標(biāo)準(zhǔn)的制版數(shù)據(jù)，將這組數(shù)據(jù)傳送給圖形發(fā)生器(一種制版設(shè)備)，圖形發(fā)生器（PG-pattern generator）根據(jù)數(shù)據(jù)，將設(shè)計(jì)的版圖結(jié)果分層的轉(zhuǎn)移到掩模版上(掩模版為涂有感光材料的優(yōu)質(zhì)玻璃板)，這個(gè)過程叫初縮。18第18頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四19掩膜：高質(zhì)量的玻璃，上有金屬來定義材料層所希望的圖案。光照亮掩

12、膜時(shí)，就將圖案的陰影投射到硅片表面。一層掩膜對應(yīng)一塊集成電路的一層材料的加工第19頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四第20頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四5.1.2 集成電路制造前部工藝圖形轉(zhuǎn)換技術(shù)：將設(shè)計(jì)在掩膜版(類似于照相底片)上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上摻雜技術(shù)：根據(jù)設(shè)計(jì)的需要，將各種雜質(zhì)摻雜在需要的位置上，形成晶體管、接觸等薄膜制備技術(shù)：制作各種材料的薄膜隔離技術(shù)第21頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四圖形轉(zhuǎn)換：光刻：接觸光刻、接近光刻、投影光刻、電子束光刻刻蝕：干法刻蝕、濕法刻蝕摻雜：離子注入 退火擴(kuò)散制

13、膜：氧化：干氧氧化、濕氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸發(fā)、濺射22集成電路工藝第22頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四IC由不同層次的材料組成的。每一層上的圖形各不相同。在每一層上形成不同圖形的過程叫光刻。在IC工藝中制作每一層時(shí)，都需要用掩模版來確定在什么位置進(jìn)行摻雜、腐蝕、氧化等。光刻是確定集成電路加工區(qū)域的一種手段，即在確定的面積上進(jìn)行工藝加工。光刻的目的就是在二氧化硅或金屬薄膜上面刻蝕出與掩模版(Mask)上完全對應(yīng)的幾何圖形，從而實(shí)現(xiàn)選擇性摻雜、腐蝕、氧化等目的。集成電路是由多個(gè)不同的層構(gòu)成的(阱、擴(kuò)散/注入?yún)^(qū)、多晶硅、金屬等)，

14、每個(gè)層的加工過程(從下往上進(jìn)行)，都是由一個(gè)完整的光刻工藝過程。一、圖形轉(zhuǎn)換：光刻技術(shù)第23頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四光刻是加工集成電路微圖形結(jié)構(gòu)的關(guān)鍵工藝技術(shù)，通常，光刻次數(shù)越多，就意味著工藝越復(fù)雜。另方面，光刻所能加工的線條越細(xì)，意味著工藝線水平越高。光刻工藝是完成在整個(gè)硅片上進(jìn)行開窗的工作。 光刻技術(shù)類似于照片的印相技術(shù)，所不同的是，相紙上有感光材料，而硅片上的感光材料-光刻膠是通過旋涂技術(shù)在工藝中后加工的。光刻掩模相當(dāng)于照相底片，一定的波長的光線通過這個(gè)“底片”，在光刻膠上形成與掩模版（光罩）圖形相反的感光區(qū)，然后進(jìn)行顯影、定影、堅(jiān)膜等步驟，在光刻膠膜

15、上有的區(qū)域被溶解掉，有的區(qū)域保留下來，形成了版圖圖形。光刻是集成電路制造過程中最復(fù)雜和最關(guān)鍵的工藝之一。光刻工藝?yán)霉饷舻目刮g涂層(光刻膠)發(fā)生光化學(xué)反應(yīng)，結(jié)合刻蝕的方法把掩膜版圖形復(fù)制到圓硅片上，為后序的摻雜、薄膜等工藝做好準(zhǔn)備。在芯片的制造過程中，會多次反復(fù)使用光刻工藝。現(xiàn)在，為了制造電子器件要采用多達(dá)24次光刻和多于250次的單獨(dú)工藝步驟，使得芯片生產(chǎn)時(shí)間長達(dá)一個(gè)月之久。目前光刻已占到總的制造成本的1/3以上，并且還在繼續(xù)提高。第24頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四光刻膠、掩膜版光刻膠又叫光致抗蝕劑，它是由光敏化合物、基體樹脂和有機(jī)溶劑等混合而成的膠狀液體。光

16、刻膠受到特定波長光線的作用后，導(dǎo)致其化學(xué)結(jié)構(gòu)發(fā)生變化，使光刻膠在某種特定溶液中的溶解特性改變。正膠：曝光后可溶，分辨率高負(fù)膠：曝光后可溶，分辨率差，適于加工線寬3m的線條光刻技術(shù)Mask 掩膜版 - defines the patternLithography 光刻- to pattern silicon dioxidePhotoresist 光刻膠 - acid-resistant material before UV-light, but soluble after第25頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四第26頁，共141頁，2022年，5月20日，14點(diǎn)34分，

17、星期四第27頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四第28頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四29正膠：曝光后可溶 分辨率高負(fù)膠：曝光后不可溶 分辨率差第29頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四光刻的主要步驟涂膠在潔凈干燥的硅片表面均勻涂一層光刻膠方法：膠滴在硅片上，硅片高速旋轉(zhuǎn)前烘使光刻膠中的溶劑揮發(fā)，膠層成為固態(tài)的薄膜，附著力增加；從而使曝光和未曝光的部分選擇性好。方法：熱墊板等。曝光受光照射的光刻膠發(fā)生光化學(xué)反應(yīng)。確定圖案的形狀和尺寸；掩膜版顯影已曝光的芯片侵入顯影液中，通過溶解部分光刻膠的方法，使膠膜中的潛影顯出。后烘

18、（堅(jiān)膜）使顯影后的圖形牢固粘附在硅片上。方法：熱墊板等。第30頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四光刻的主要步驟涂膠在潔凈干燥的硅片表面均勻涂一層光刻膠方法：膠滴在硅片上，硅片高速旋轉(zhuǎn)前烘使光刻膠中的溶劑揮發(fā)，膠層成為固態(tài)的薄膜，附著力增加；從而使曝光和未曝光的部分選擇性好。方法：熱墊板等。曝光受光照射的光刻膠發(fā)生光化學(xué)反應(yīng)。確定圖案的形狀和尺寸；掩膜版顯影已曝光的芯片侵入顯影液中，通過溶解部分光刻膠的方法，使膠膜中的潛影顯出。后烘（堅(jiān)膜）使顯影后的圖形牢固粘附在硅片上。方法：熱墊板等。涂膠：在晶圓上涂一層光敏態(tài)塑性材料（稱為 “光刻膠”）第31頁，共141頁，2022

19、年，5月20日，14點(diǎn)34分，星期四光刻的主要步驟涂膠在潔凈干燥的硅片表面均勻涂一層光刻膠方法：膠滴在硅片上，硅片高速旋轉(zhuǎn)前烘使光刻膠中的溶劑揮發(fā)，膠層成為固態(tài)的薄膜，附著力增加；從而使曝光和未曝光的部分選擇性好。方法：熱墊板等。曝光受光照射的光刻膠發(fā)生光化學(xué)反應(yīng)。確定圖案的形狀和尺寸；掩膜版顯影已曝光的芯片侵入顯影液中，通過溶解部分光刻膠的方法，使膠膜中的潛影顯出。后烘（堅(jiān)膜）使顯影后的圖形牢固粘附在硅片上。方法：熱墊板等。曝光與顯影：是光刻膠中被光照的部分被清洗掉，未被光照的部分保留（正膠，負(fù)膠時(shí)則是被光照部分保留）投影式曝光接觸式曝光第32頁，共141頁，2022年，5月20日，14點(diǎn)3

20、4分，星期四光刻的主要步驟涂膠在潔凈干燥的硅片表面均勻涂一層光刻膠方法：膠滴在硅片上，硅片高速旋轉(zhuǎn)前烘使光刻膠中的溶劑揮發(fā)，膠層成為固態(tài)的薄膜，附著力增加；從而使曝光和未曝光的部分選擇性好。方法：熱墊板等。曝光受光照射的光刻膠發(fā)生光化學(xué)反應(yīng)。確定圖案的形狀和尺寸；掩膜版顯影已曝光的芯片侵入顯影液中，通過溶解部分光刻膠的方法，使膠膜中的潛影顯出。后烘（堅(jiān)膜）使顯影后的圖形牢固粘附在硅片上。方法：熱墊板等。通過光刻機(jī)的自動步進(jìn)，重復(fù)上述過程，就可以形成多個(gè)芯片的圖形。不同材料層有不同的掩膜版，不同掩膜版之間利用“光刻套準(zhǔn)標(biāo)記”來進(jìn)行精確對準(zhǔn)。第33頁，共141頁，2022年，5月20日，14點(diǎn)34

21、分，星期四 集成電路的集成度主要由光刻工藝到底能形成多么精細(xì)的圖形(分辨率，清晰度)，以及與其它層的圖形有多高的位置吻合精度(套刻精度)來決定的。因此，為提高光刻工藝的精度，除利用性能優(yōu)良的光刻膠外，還需要有性能良好的曝光系統(tǒng)。紫外光為光源的曝光方式: 接觸式曝光、接近式曝光、投影式曝光其它曝光方式: X射線曝光、電子束曝光第34頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四接觸式光刻：分辨率較高，但是容易造成掩膜版和光刻膠膜的損傷。把掩膜以0.05 0.3ATM 的壓力壓在涂光刻膠的晶圓上，分辨率0.5um; 掩模版易損壞；容易累積缺陷；接近式光刻：在硅片和掩膜版之間有一個(gè)很小

22、的間隙(1025m)，對于可見光，分辨率約1um；以犧牲分辨率來延長了掩膜版的壽命投影式光刻：利用透鏡或反射鏡將掩膜版上的圖形投影到襯底上的曝光方法，目前用的最多的曝光方式。幾種常見的光刻方法第35頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四避免了掩膜版與硅片表面的摩擦，延長了掩膜版的壽命。掩膜版的尺寸可以比實(shí)際尺寸大得多，克服了小圖形制版的困難。消除了由于掩膜版圖形線寬過小而產(chǎn)生的光衍射效應(yīng)，以及掩膜版與硅片表面接觸不平整而產(chǎn)生的光散射現(xiàn)象。投影式曝光第36頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四37 光學(xué)曝光的各種曝光方式及其利弊接觸式非接觸式優(yōu)點(diǎn)：設(shè)備

23、簡單，分辨率較高。缺點(diǎn)：掩模版與晶片易損傷，成品率低。接近式優(yōu)點(diǎn)：掩模版壽命長，成本低。缺點(diǎn)：衍射效應(yīng)嚴(yán)重，影響分辨率。投影式全反射折射優(yōu)點(diǎn)：無像差，無駐波效應(yīng)影響。缺點(diǎn)：光學(xué)系統(tǒng)復(fù)雜，對準(zhǔn)困難。優(yōu)點(diǎn)：對片子平整度要求低，可采用較大孔徑的透鏡以提高分辨率，掩模制造方便。缺點(diǎn)：設(shè)備昂貴，曝光效率低。第37頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四38 各種光源的比較： 光譜 波長（nm)曝光方式抗蝕劑 掩模材料分辨率 紫外光UV365 436各種有掩模方式 光致 玻璃/Cr0.5 m 深紫外光DUV193 248各種有掩模方式 電子 石英/Cr、Al0.2 m 極紫外光EUV

24、10 15 縮小全 反射電子多涂層反射層/金屬吸收層0.1 m X 射線 0.2 4 接近電子Si、Si3N4、Al2O3/ Au、Pt、Os 等0.1 m 第38頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四甚遠(yuǎn)紫外線(EUV)電子束光刻(EBL, Electron Beam Lithography) X射線離子束光刻超細(xì)線條光刻技術(shù)第39頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四40 各種獲得抗蝕劑圖形的途徑：電、離子束圖形發(fā)生器光學(xué)圖形發(fā)生器電、離子束曝光系統(tǒng)掩模圖形的產(chǎn)生光學(xué)復(fù)制用的掩模高分辨率用的掩模直接描畫式曝光用于接觸、接近式曝光、投影式曝光，生產(chǎn)

25、周期短，缺陷密度低。用于深紫外光、極紫外光、 X 射線、電子束投影、離子束投影等的曝光，適宜于大批量生產(chǎn)。用于電、離子束掃描曝光，適宜于試驗(yàn)性器件、要求分辨率特別高的器件、少量生產(chǎn)的器件。CAD第40頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四圖形轉(zhuǎn)換：刻蝕技術(shù)目的：通過光刻的方法在光刻膠上得到的圖形是臨時(shí)圖形，必須將光刻膠上的圖形轉(zhuǎn)移到硅片上，即將未被光刻膠掩蔽的部分通過選擇性腐蝕去掉，從而得到集成電路真正的圖形。第41頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四刻蝕技術(shù)濕法刻蝕：利用液態(tài)化學(xué)試劑或溶液通過化學(xué)反應(yīng)進(jìn)行刻蝕的方法 關(guān)鍵：選擇性。干法刻蝕：主要指

26、利用低壓放電產(chǎn)生的等離子體中的離子或游離基(處于激發(fā)態(tài)的分子、原子及各種原子基團(tuán)等)與材料發(fā)生化學(xué)反應(yīng)或通過轟擊等物理作用而達(dá)到刻蝕的目的 關(guān)鍵：對圖形的控制性。第42頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四濕法化學(xué)刻蝕在半導(dǎo)體工藝中有著廣泛應(yīng)用：磨片、拋光、清洗、腐蝕優(yōu)點(diǎn)是選擇性好、重復(fù)性好、生產(chǎn)效率高、設(shè)備簡單、成本低缺點(diǎn)是鉆蝕嚴(yán)重、對圖形的控制性較差刻蝕技術(shù)：濕法刻蝕濕法化學(xué)刻蝕，一般都是各向同性，橫向和縱向的刻蝕速度相同，因此，濕法刻蝕得到的圖形的橫向鉆蝕比較嚴(yán)重。第43頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四為了適應(yīng)集成電路特征尺寸的減小提高刻

27、蝕的各向異性。濺射與離子束銑蝕等離子刻蝕反應(yīng)離子刻蝕(Reactive Ion Etching，RIE)刻蝕技術(shù)：干法刻蝕第44頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四濺射與離子束銑蝕(Sputtering and Ion Beam Milling)：通過高能惰性氣體離子的物理轟擊作用刻蝕，各向異性性好，但選擇性較差等離子刻蝕(Plasma Etching)：利用放電產(chǎn)生的游離基與材料發(fā)生化學(xué)反應(yīng)，形成揮發(fā)物，實(shí)現(xiàn)刻蝕。選擇性好、對襯底損傷較小，但各向異性較差反應(yīng)離子刻蝕(Reactive Ion Etching，RIE)：通過活性離子對襯底的物理轟擊和化學(xué)反應(yīng)雙重作用刻蝕

28、。具有濺射刻蝕和等離子刻蝕兩者的優(yōu)點(diǎn)，同時(shí)兼有各向異性和選擇性好的優(yōu)點(diǎn)。目前，RIE已成為VLSI工藝中應(yīng)用最廣泛的主流刻蝕技術(shù)第45頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四干法刻蝕 VS. 濕法刻蝕第46頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四Thin Oxide & Polysilicon GateDeposit a layer of thin oxide Pattern the poly gate Deposit the Poly (by CVD (Chemical Vapor Deposition)Example：第47頁，共141頁，2022年

29、，5月20日，14點(diǎn)34分，星期四 退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔换顫姎夥罩羞M(jìn)行的熱處理過程都可以稱為退火。根據(jù)注入的雜質(zhì)數(shù)量不同，退火溫度一般在450950之間。 激活雜質(zhì)：使不在晶格位置上的離子運(yùn)動到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到激活雜質(zhì)的作用消除損傷 退火方式：爐退火，可能產(chǎn)生橫向擴(kuò)散！快速退火：脈沖激光法、掃描電子束、連續(xù)波激光、非相干寬帶頻光源(如鹵光燈、電弧燈、石墨加熱器、紅外設(shè)備等)48 退火第48頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四二、摻雜技術(shù)摻雜：將需要的雜質(zhì)摻入特定的半導(dǎo)體區(qū)域中，以達(dá)到改變半導(dǎo)體電學(xué)性質(zhì)，形成PN結(jié)

30、、電阻、歐姆接觸磷(P)、砷(As) N型硅硼(B) P型硅P摻雜第49頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四電阻第50頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 P N+ N+AlAlPPMOSFET第51頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四雜質(zhì)濃度和分布：影響器件的閾值電壓、器件的電流電壓特性、擊穿電壓等 雜質(zhì)濃度：cm-3 雜質(zhì)分布：結(jié)深摻雜技術(shù)擴(kuò)散（結(jié)較深、線條較粗）離子注入（淺結(jié)、細(xì)線條）N P N+ N+AlAl結(jié)深第52頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四摻雜技術(shù)：擴(kuò)散替位式擴(kuò)散：雜質(zhì)離子占據(jù)

31、硅原子的位、族元素雜質(zhì)原子邊有空位，雜質(zhì)本身有足夠能量克服晶格勢壘 一般要在很高的溫度(9501280)下進(jìn)行磷、硼、砷等在二氧化硅層中的擴(kuò)散系數(shù)均遠(yuǎn)小于在硅中的擴(kuò)散系數(shù)，可以利用氧化層作為雜質(zhì)擴(kuò)散的掩蔽層間隙式擴(kuò)散：雜質(zhì)離子位于晶格間隙Na、K、Fe、Cu、Au 等元素?cái)U(kuò)散系數(shù)要比替位式擴(kuò)散大67個(gè)數(shù)量級，擴(kuò)散溫度較低（絕對不許用手摸硅片防止Na+沾污。）硅原子空位第53頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四選區(qū)擴(kuò)散不能用光刻膠作掩蔽磷、硼、砷等在二氧化硅層中的擴(kuò)散系數(shù)均遠(yuǎn)小于在硅中的擴(kuò)散系數(shù)，可利用氧化層作為雜質(zhì)擴(kuò)散的掩蔽層第54頁，共141頁，2022年，5月20日

32、，14點(diǎn)34分，星期四55柱面平面球面xJxJScSc橫向擴(kuò)展寬度=0.8xj立體圖剖面圖選區(qū)擴(kuò)散：雜質(zhì)橫向擴(kuò)散對小尺寸器件的影響第55頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四擴(kuò)散系統(tǒng)結(jié)構(gòu)圖第56頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四固態(tài)源擴(kuò)散：如B2O3、P2O5、BN等固態(tài)源擴(kuò)散系統(tǒng)第57頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四液態(tài)源擴(kuò)散系統(tǒng)第58頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四氣態(tài)源擴(kuò)散系統(tǒng)擴(kuò)散視頻第59頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四離子注入摻雜也分為兩個(gè)步驟：離子注入

33、和退火再分布。離子注入是通過高能離子束轟擊硅片表面，在摻雜窗口處，雜質(zhì)離子被注入硅本體，在其他部位，雜質(zhì)離子被硅表面的保護(hù)層屏蔽，完成選擇摻雜的過程。進(jìn)入硅中的雜質(zhì)離子在一定的位置形成一定的分布。通常，離子注入的深度(平均射程)較淺且濃度較大，必須重新使它們再分布。摻雜深度由注入雜質(zhì)離子的能量和質(zhì)量決定，摻雜濃度由注入雜質(zhì)離子的數(shù)目(劑量)決定。同時(shí)，由于高能粒子的撞擊，導(dǎo)致硅結(jié)構(gòu)的晶格發(fā)生損傷。為恢復(fù)晶格損傷，在離子注入后要進(jìn)行退火處理，根據(jù)注入的雜質(zhì)數(shù)量不同，退火溫度在450950之間，摻雜濃度大則退火溫度高，反之則低。在退火的同時(shí)，摻入的雜質(zhì)同時(shí)向硅體內(nèi)進(jìn)行再分布，如果需要，還要進(jìn)行后續(xù)

34、的高溫處理以獲得所需的結(jié)深和分布。離子注入技術(shù)具有一系列優(yōu)勢，正在取代熱擴(kuò)散摻雜技術(shù)，成為VLSI工藝流程中摻雜的主要技術(shù)。 摻雜的均勻性好溫度低：小于600可以精確控制雜質(zhì)分布可以注入各種各樣的元素橫向擴(kuò)展比擴(kuò)散要小得多?？梢詫衔锇雽?dǎo)體進(jìn)行摻雜摻雜技術(shù)：離子注入高能離子注入改變晶格結(jié)構(gòu)設(shè)備昂貴PB第60頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四離子注入系統(tǒng)的原理示意圖第61頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四注入時(shí)，表面有氧化層等薄膜,做掩蔽層。N 襯底P 阱第62頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四理論分析表明, 硅片中

35、注入的雜質(zhì)離子的分布近似為對稱高斯分布， 雜質(zhì)濃度最大的地方離硅片表面有一定距離。 Rp：平均深度p：穿透深度的標(biāo)準(zhǔn)差Nmax=0.4NT/ pNT：單位面積注入的離子數(shù)，即離子注入劑量雜質(zhì)分布的峰值濃度：標(biāo)準(zhǔn)方差，雜質(zhì)分布的散開程度離子注入到無定形靶中的高斯分布情況第63頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四光刻膠有效掩蔽層不有效掩蔽層 離子注入的特點(diǎn)1. 離子注入的分布曲線形狀（Rp，p），只與離子的初始能量E0有關(guān)。雜質(zhì)濃度最大的地方不是在硅的表面，x0處，而是在xRp處；2離子注入最大值Nmax與注入劑量NT有關(guān)。E0與NT都是可以控制的參數(shù)。因此，離子注入方法可

36、以精確地控制摻雜區(qū)域的濃度及深度；3. 摻雜的均勻性好；4. 可以注入各種各樣的元素；5. 溫度低：小于600，二氧化硅、氮化硅、光刻膠、鋁作為掩蔽層6. 橫向擴(kuò)展比擴(kuò)散要小得多：幾乎垂直射入；7. 可以對化合物半導(dǎo)體進(jìn)行摻雜；第64頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四擴(kuò)散 VS. 離子注入第65頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四離子注入技術(shù)在IC制造中的應(yīng)用 隨著離子注入技術(shù)的發(fā)展，它的應(yīng)用也越來越廣泛，尤其是在集成電路中的應(yīng)用發(fā)展最快。由于離子注入技術(shù)具有很好可控性和重復(fù)性，這樣設(shè)計(jì)者就可根據(jù)電路或器件參數(shù)的要求，設(shè)計(jì)出理想的雜質(zhì)分布，并用

37、離子注入技術(shù)實(shí)現(xiàn)這種分布。 離子注入技術(shù)在IC制造中的應(yīng)用 1) 對MOS晶體管閾值電壓的控制 2)自對準(zhǔn)金屬柵結(jié)構(gòu) 3)離子注入在CMOS結(jié)構(gòu)中的應(yīng)用66第66頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四硅柵MOS結(jié)構(gòu)和自對準(zhǔn)技術(shù)問題的提出： P N+ N+ Al P N+ N+鋁柵MOS結(jié)構(gòu)Al溝道無法和源漏連上柵氧化層？ 考慮到光刻的對準(zhǔn)誤差，要求柵氧化層和柵金屬電極均要與源漏有部分交疊。寄生電容第67頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四解決方法：硅柵自對準(zhǔn)離子注入 采用多晶硅作為柵電極材料，在形成源漏區(qū)進(jìn)行擴(kuò)散或離子注入時(shí)柵材料起到掩膜的作用，自

38、動地保證了柵金屬與源漏區(qū)對準(zhǔn)問題，此技術(shù)稱為自對準(zhǔn)工藝第68頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四注入時(shí)，表面有氧化層等薄膜,做掩蔽層。N 襯底P 阱第69頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四對晶格的影響離子與原子核碰撞級聯(lián)碰撞晶格損傷離子損傷區(qū)第70頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四退 火退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔换顫姎夥罩羞M(jìn)行的熱處理過程都可以稱為退火。激活雜質(zhì)：使不在晶格位置上的離子運(yùn)動到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到雜質(zhì)的作用消除損傷退火方式：爐退火快速退火：脈沖激光法、掃描電

39、子束等第71頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 氧化工藝在硅片表面生成一層二氧化硅膜 集成電路的基礎(chǔ)工藝技術(shù)是平面技術(shù)，首先將硅表面氧化，然后根據(jù)各元器件圖形在二氧化硅膜上開設(shè)窗口，通過該窗口進(jìn)行定域操作。多次實(shí)施這種平面工藝，在硅片表面形成各種平面的元器件以及互連。這種技術(shù)之所以能實(shí)施的關(guān)鍵在于：能比較容易地獲得適應(yīng)這些工藝的優(yōu)質(zhì)的二氧化硅膜，即可以在硅表面生成非常均勻的氧化層而幾乎不在晶格中產(chǎn)生應(yīng)力。 1957年，人們在研究半導(dǎo)體材料的特性時(shí)發(fā)現(xiàn)二氧化硅層具有阻止雜質(zhì)侵入的作用。這一發(fā)現(xiàn)直接導(dǎo)致了平面工藝技術(shù)的出現(xiàn)。 三、薄膜制備：氧化工藝第72頁，共141頁，2

40、022年，5月20日，14點(diǎn)34分，星期四目的：在硅及其他襯底上制備SiO2層SiO2是一種十分理想的電絕緣材料，它的化學(xué)性質(zhì)非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學(xué)反應(yīng)在表面已有了二氧化硅后，由于這層已生成的二氧化硅對氧的阻礙，氧化的速度是逐漸降低的。由于硅和二氧化硅的晶格尺寸的差異，每生長1m的二氧化硅，約需消耗0.44m的硅。氧化工藝是一種熱處理工藝。在集成電路制造技術(shù)中，熱處理工藝除了氧化工藝外，還包括前面介紹的退火工藝、再分布工藝，以及回流工藝等。回流工藝是利用摻磷的二氧化硅在高溫下易流動的特性，來減緩芯片表面的臺階陡度，減小金屬引線的斷條情況。硅襯底SiO2氧化工藝第73頁，共141頁

41、，2022年，5月20日，14點(diǎn)34分，星期四氧化硅層的特點(diǎn)和主要作用氧化硅層的特點(diǎn)性能優(yōu)良的絕緣體與大多數(shù)材料（半導(dǎo)體、金屬）附著性良好在硅片上容易生長或淀積B、P、As等雜質(zhì)在SiO2中的擴(kuò)散系數(shù)都遠(yuǎn)小于在硅中的擴(kuò)散系數(shù)氧化硅層的主要作用在MOS電路中作為MOS器件的絕緣柵介質(zhì)，器件的組成部分?jǐn)U散時(shí)的掩蔽層，離子注入的(有時(shí)與光刻膠、Si3N4層一起使用)阻擋層作為集成電路的隔離和絕緣介質(zhì)材料作為電容器的絕緣介質(zhì)材料作為多層金屬互連層之間的介質(zhì)材料作為對器件和電路進(jìn)行鈍化的鈍化層材料隔離氧化膜Field oxide第74頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四SiO2的

42、制備方法熱氧化法：柵氧化層、場氧化層干氧氧化：水蒸汽氧化：濕氧氧化：干氧濕氧干氧(簡稱干濕干)氧化法氫氧合成氧化化學(xué)氣相淀積法：金屬化的介質(zhì)層和擴(kuò)散掩蔽層等。生長SiO2薄膜的方法有多種， 如熱氧化、 陽極氧化、 化學(xué)氣相淀積等。 其中以熱氧化和化學(xué)氣相淀積（CVD）最為常用。 第75頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四（1）熱氧化：熱氧化生成SiO2薄膜是將硅片放入高溫（1000 1200 C）的氧化爐內(nèi)，然后通入氧氣， 在氧化環(huán)境中使硅表面發(fā)生氧化, 生成SiO2薄膜。 熱氧化示意圖 第76頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四根據(jù)氧化環(huán)境的不

43、同，又可把熱氧化分為干氧法和濕氧法兩種。干氧法：如果氧化環(huán)境是純氧氣， 這種生成SiO2薄膜的方法就稱為干氧法。機(jī)理： 氧氣與硅表面的硅原子在高溫下以 Si+O2=SiO2 式反應(yīng)， 生成SiO2薄膜。優(yōu)點(diǎn)：SiO2薄膜結(jié)構(gòu)致密, 排列均勻, 重復(fù)性好， 不僅掩蔽能力強(qiáng), 鈍化效果好， 而且在光刻時(shí)與光刻膠接觸良好， 不宜浮膠。缺點(diǎn)：生長速度太慢。 第77頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四濕氧法：如果讓氧氣先通過95oC的去離子水， 攜帶一部分水汽進(jìn)入氧化爐，則氧化環(huán)境就是氧氣加水汽，這種生成SiO2薄膜的方法就是濕氧法。機(jī)理: 濕氧法由于氧化環(huán)境中有水汽存在，所以氧

44、化過程不僅有氧氣對硅的氧化作用，還有水汽對硅的氧化作用，即 Si+O2=SiO2 Si+2H2O=SiO2+2H2 氧化環(huán)境中含有水汽，水汽和SiO2薄膜也能發(fā)生化學(xué)反應(yīng)， 生成硅烷醇（Si-OH），即 SiO2+H2O2（Si-OH）特點(diǎn)：速度快、質(zhì)量差 第78頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四氧化技術(shù)的發(fā)展 隨著VLSI集成度的提高，MOS器件的柵氧化層厚度也隨之減小。超薄柵氧化層質(zhì)量的保證 氧化層越薄，漏電和柵氧擊穿問題越嚴(yán)重。高介電常數(shù)（HighK）柵材料的開發(fā) 柵極漏電隨著柵氧厚度的減少而指數(shù)增加，需采用高介電常數(shù)的柵材料。低介電常數(shù)（LowK）柵材料的開發(fā)

45、 用作布線金屬層之間的絕緣介質(zhì)材料，減小布線電容。第79頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四化學(xué)汽相淀積(Chemical Vapor Deposition)： 將反應(yīng)劑蒸氣引入反應(yīng)室，通過氣態(tài)物質(zhì)的化學(xué)反應(yīng)在襯底上淀積一層薄膜材料的過程薄膜制備：化學(xué)汽相淀積(CVD)四乙氧基硅烷硅烷熱分解第80頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四化學(xué)汽相淀積(CVD)分類常壓化學(xué)汽相淀積(APCVD)低壓化學(xué)汽相淀積(LPCVD)：均勻性好，臺階覆蓋性好。等離子增強(qiáng)化學(xué)汽相淀積(PECVD)：增加射頻等離子能力，淀積溫度低。第81頁，共141頁，2022年，5

46、月20日，14點(diǎn)34分，星期四APCVD反應(yīng)器的結(jié)構(gòu)示意圖第82頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 LPCVD反應(yīng)器的結(jié)構(gòu)示意圖第83頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四平行板型PECVD反應(yīng)器的結(jié)構(gòu)示意圖第84頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四具有淀積溫度低、薄膜成分和厚度易于控制、均勻性和重復(fù)性好、臺階覆蓋優(yōu)良、適用范圍廣、設(shè)備簡單等一系列優(yōu)點(diǎn)。CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜。摻雜或不摻雜的SiO2多晶硅非晶硅氮化硅金屬(鎢、鉬)等CVD技術(shù)特點(diǎn)第85頁，共141頁，2022年，5月20日，1

47、4點(diǎn)34分，星期四化學(xué)汽相淀積(CVD)應(yīng)用單晶硅的化學(xué)汽相淀積(外延)：一般地，將在單晶襯底上生長單晶材料的工藝叫做外延，生長有外延層的晶體片叫做外延片二氧化硅的化學(xué)汽相淀積：可以作為金屬化時(shí)的介質(zhì)層，而且還可以作為離子注入或擴(kuò)散的掩蔽膜，甚至還可以將摻磷、硼或砷的氧化物用作擴(kuò)散源 低溫CVD氧化層：低于500中等溫度淀積：500800高溫淀積：900左右第86頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四多晶硅的化學(xué)汽相淀積：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術(shù)的重大突破之一，它比利用金屬鋁作為柵極的MOS器件性能得到很大提高，而且采用多晶硅柵技術(shù)可以

48、實(shí)現(xiàn)源漏區(qū)自對準(zhǔn)離子注入，使MOS集成電路的集成度得到很大提高。淀積多晶硅一般采用化學(xué)汽相淀積（LPCVD）的方法。利用化學(xué)反應(yīng)在硅片上生長多晶硅薄膜。適當(dāng)控制壓力、溫度并引入反應(yīng)的蒸汽，經(jīng)過足夠長的時(shí)間，便可在硅表面淀積一層高純度的多晶硅。多晶硅特點(diǎn)：化學(xué)汽相淀積(CVD)應(yīng)用 通過摻雜可以成為準(zhǔn)導(dǎo)體與二氧化硅結(jié)合良好容易覆蓋高熔點(diǎn)金屬(如鈦、缽、鎢等)電導(dǎo)率不如金屬第87頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 由于氮化硅氧化速率極低：局域氧化的掩蔽阻擋層。 對水和鈉離子在氮化硅中的擴(kuò)散系數(shù)很?。衡g化層。 由于氮化硅膜介電常數(shù)大，所以可用于電容介質(zhì)?；瘜W(xué)汽相淀積(CVD

49、)應(yīng)用Si3N4的作用化學(xué)氣相淀積(CVD)3SiH4+4NH3 Si3N4+12H2(氣)(氣)(氣)(固) 氮化硅的化學(xué)汽相淀積：中等溫度(780820)的LPCVD或低溫(300) PECVD方法淀積第88頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四物理氣相淀積(PVD)PVD主要是一種物理制程而非化學(xué)制程。此技術(shù)一般使用氬等鈍氣體，在高真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個(gè)個(gè)濺擊出來，并使被濺擊出來的材質(zhì)（通常為鋁、鈦或其合金）如雪片般沉積在晶圓表面。PVD以真空、濺射、離子化或離子束等方法使純金屬揮發(fā)，與碳化氫、氮?dú)獾葰怏w作用，加熱至400600（約13

50、小時(shí)）后，蒸鍍碳化物、氮化物、氧化物及硼化物等110m厚之微細(xì)粒狀薄膜。作用：在集成電路中應(yīng)用的許多金屬或合金材料都可通過蒸鍍或?yàn)R鍍的方法制造。淀積鋁也稱為金屬化工藝，它是在真空設(shè)備中進(jìn)行的。在硅片的表面形成一層鋁膜。淀積金屬薄膜，形成歐姆接觸，實(shí)現(xiàn)接觸和互連，Al連線。淀積其他薄膜，包括化合物薄膜。蒸發(fā)、濺射第89頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四蒸發(fā)：在真空系統(tǒng)中，通過把被蒸鍍物質(zhì)(如鋁)加熱，金屬原子獲得足夠的能量后便可以脫離金屬表面的束縛成為蒸汽原子，淀積在晶片上。按照能量來源的不同，有燈絲加熱蒸發(fā)和電子束蒸發(fā)兩種蒸發(fā)原理圖第90頁，共141頁，2022年，5

51、月20日，14點(diǎn)34分，星期四91第91頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四92基片加熱器基片架基片真空室鐘罩蒸發(fā)料蒸發(fā)源加熱電極電阻加熱金屬舟抽氣第92頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四第93頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四濺射：真空系統(tǒng)中充入惰性氣體，在高壓電場作用下，氣體放電形成的離子被強(qiáng)電場加速，轟擊靶材料，使靶原子逸出并被濺射到晶片上。第94頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四95 濺射鍍膜 濺射鍍膜的基本原理 用高能粒子（經(jīng)電場加速的正離子）沖擊作為陰極的固態(tài)靶，靶原子與這些高能粒

52、子交換能量后從表面飛出，淀積在作為陽極的硅片上，形成薄膜。 直流二極濺射臺 高頻濺射臺第95頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四其他薄膜制備技術(shù)應(yīng)用：接觸和互連接觸：自對準(zhǔn)多晶硅/硅化物結(jié)構(gòu)（salicide） 互連：多層互連、銅互連銅互連技術(shù)（二次鑲嵌技術(shù)）第96頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 當(dāng)金屬作為電極從半導(dǎo)體中引出電流時(shí)，希望載流子在進(jìn)出半導(dǎo)體時(shí)少受阻力。形成良好的歐姆接觸。金屬和半導(dǎo)體接觸第97頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四金屬和輕摻雜半導(dǎo)體接觸第98頁，共141頁，2022年，5月20日，14點(diǎn)3

53、4分，星期四常用的金屬接觸互連材料互連金屬化材料的要求：導(dǎo)電性能好，引起的損耗小。與半導(dǎo)體之間有良好的接觸特性性能穩(wěn)定：金屬化材料不和硅發(fā)生反應(yīng)。臺階覆蓋性能好：防止臺階處金屬化層變薄甚至出現(xiàn)斷條情況。工藝相容：不改變已有器件的特性。第99頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四常用的金屬化和互連材料鋁：電遷移現(xiàn)象、鋁硅互溶問題。鋁硅合金：減少鋁硅互溶。鋁銅合金：抑制電遷移。重?fù)诫s多晶硅 20世紀(jì)70年代初，MOS集成電路中，開始用重?fù)诫s多晶硅薄膜代替金屬鋁作為柵極材料并形成互連。第100頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四難熔金屬硅化物 由于多晶硅

54、電阻率較高，當(dāng)IC工藝達(dá)到1um以下時(shí)，多晶硅互連線已成為限制IC速度提高的主要障礙，為此出現(xiàn)了自對準(zhǔn)多晶硅/硅化物結(jié)構(gòu)（salicide）。銅 隨著VLSI集成度的增加，線條尺寸進(jìn)一步減小，布線延遲更加嚴(yán)重。采用低介電常數(shù)的介質(zhì)作為層間絕緣層。采用電阻率更低的銅代替鋁作為布線材料。（銅為間隙雜質(zhì)，擴(kuò)散速度塊，二次鑲嵌技術(shù)。第101頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四金屬：鋁的特點(diǎn)鋁的優(yōu)勢電阻率低2.65ucm易制備易成形粘附性好鋁的不足電遷移效應(yīng)：高電流密度下長期工作會導(dǎo)致開路或短路熔點(diǎn)較低：淀積鋁之后不能有高溫工藝適合做集成電路的互連材料電遷移現(xiàn)象第102頁，共14

55、1頁，2022年，5月20日，14點(diǎn)34分，星期四采用硅化物，可以大大降低寄生電阻自對準(zhǔn)多晶硅/硅化物結(jié)構(gòu)（salicide）第103頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 鋁鎢塞氧化層多層互連集成電路要求互連線盡可能短，并且彼此間不能相交第104頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四 集成電路中的晶體管與分立晶體管的主要區(qū)別是集成電路中晶體管的所有電極都比須制作在集成電路芯片的表面，而且每個(gè)晶體管之間必須在電學(xué)上相互隔離開，防止器件間的相互影響。四、隔離技術(shù)常用的隔離技術(shù)： pn結(jié)隔離、等平面氧化層隔離(場隔離）、溝槽隔離、介質(zhì)隔離等。雙極集成電路

56、隔離工藝MOS集成電路隔離工藝第105頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四106 pn結(jié)隔離技術(shù) 目的：使做在不同隔離區(qū)的元件實(shí)現(xiàn)電隔離結(jié)構(gòu)：如圖所示特點(diǎn)： 為降低集電極串聯(lián)電阻rCS，在P型襯底與n型外延之間加一道n+埋層，提供IC的低阻通路。 為進(jìn)一步降低集電極串聯(lián)電阻rCS集電極接觸區(qū)加磷穿透擴(kuò)散（應(yīng)在基區(qū)擴(kuò)散之前進(jìn)行） 為減小隔離槽的實(shí)際寬度可采用對通隔離技術(shù)第106頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四107 對通隔離技術(shù) 在n+埋層擴(kuò)散后，先進(jìn)行p+濃硼下隔離擴(kuò)散，去除氧化層后，生長n型外延，然后在進(jìn)行p+濃硼上隔離擴(kuò)散的同時(shí)，做縱向p

57、np管（將在模擬IC中使用這種器件）的發(fā)射區(qū)擴(kuò)散，這樣可縮短擴(kuò)散時(shí)間，使橫向擴(kuò)散尺寸大為降低，節(jié)省了芯片面積。對通隔離技術(shù)示意圖第107頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四108PN結(jié)隔離的制造工藝 （a） P-Si襯底（b）氧化（c）光刻掩模1 （d）腐蝕（e）N+埋層擴(kuò)散（f）外延及氧化（g）光刻掩模2（i）P+隔離擴(kuò)散及氧化（正膠）第108頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四109絕緣介質(zhì)隔離(DIDielectric Isolation)(a) 氧化，光刻(b) 各向異性腐蝕，刻出V形槽(c) 熱生長1m的SiO2(d) 生長250m的多

58、晶硅(e)研磨背面的單晶硅，直到磨出單晶硅島為止(f) 在硅島上制作各種類型的器件第109頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四有源區(qū)：在集成電路中，通常將硅片上用于制作各種元器件的區(qū)域，稱作有源區(qū)。場區(qū)：其他沒有制作器件的區(qū)域稱作場區(qū)。兩個(gè)概念第110頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四雙極集成電路隔離工藝標(biāo)準(zhǔn)隱埋集電極隔離工藝（Standard Buried Collector Process，SBC）不同n型區(qū)之間靠反向偏置的pn結(jié)隔離隔離區(qū)較寬寄生電容較大pn結(jié)隔離第111頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四集電區(qū)擴(kuò)

59、散隔離（Collector Diffused Isolation，CDI）與SBC相比具有工藝簡單，隔離面積小等優(yōu)點(diǎn)第112頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四介質(zhì)隔離（Dielectric Isolation, DI）隔離效果好研磨背面時(shí)要求精確的機(jī)械定位高溫淀積多晶硅時(shí)硅片容易翹邊第113頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四等平面氧化物隔離工藝（Recessed Oxidation Isolation, ROI)橫向采用氧化層介質(zhì)隔離，縱向仍為pn結(jié)隔離寄生電容小隔離面積較小場隔離第114頁，共141頁，2022年，5月20日，14點(diǎn)34分，

60、星期四MOS集成電路隔離工藝第115頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四標(biāo)準(zhǔn)場氧化隔離 為了防止場區(qū)寄生晶體管開啟，如果僅通過增加場氧化層的厚度實(shí)現(xiàn)隔離。 造成較高而且陡直的氧化物臺階，不利于金屬布線，并且無法實(shí)現(xiàn)自對準(zhǔn)的場區(qū)溝道截至摻雜。第116頁，共141頁，2022年，5月20日，14點(diǎn)34分，星期四局域氧化隔離（Local Oxidation Isolation ，LOCOS)Selectively grow the Field Oxide (FOX)FOX recesses into the silicon surface, thus, more planar