FPGA的數(shù)字幅頻均衡功率放大器的解決方案

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的數(shù)字幅頻均衡功率放大器的解決方案 提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設(shè)計(jì)方案。系統(tǒng)在完成基于AD620前級(jí)小信號(hào)放大電路設(shè)計(jì)的根底上，分析了阻帶網(wǎng)絡(luò)的幅頻特性；結(jié)合分析結(jié)果與FIR 濾波算法給出了相應(yīng)的濾波器組成方案。后級(jí)功率放大電路采用分立MOS 管實(shí)現(xiàn)。 在現(xiàn)代通信系統(tǒng)中，碼間干擾是制約通信質(zhì)量的重要因素。為了減小碼間干擾，需要對(duì)信道開展適當(dāng)?shù)难a(bǔ)償，以減小誤碼率，提高通信質(zhì)量，接收機(jī)中能夠補(bǔ)償或減小接收信號(hào)碼間干擾的補(bǔ)償器稱為均衡器。本文提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的解決方案。 1 系統(tǒng)總體設(shè)計(jì) 本文設(shè)計(jì)了一種數(shù)

2、字信號(hào)幅頻均衡功率放大器的實(shí)現(xiàn)方案。設(shè)計(jì)主要由四個(gè)模塊組成。分別為小信號(hào)放大，帶阻網(wǎng)絡(luò)衰減，數(shù)字信號(hào)幅度的均衡處理以及功率放大。其中小信號(hào)放大部分由精細(xì)度高、噪音系數(shù)小的運(yùn)算放大器AD620 實(shí)現(xiàn)；數(shù)字信號(hào)處理部分以FPGA 為處理，輔助以A/D、D/A 模塊開展模擬信號(hào)和數(shù)字信號(hào)的轉(zhuǎn)換；末級(jí)功放電路采用分立的MOS管來實(shí)現(xiàn)。 2 硬件電路設(shè)計(jì) 2.1 前置放大電路設(shè)計(jì) 前置小信號(hào)放大器利用低功耗高精度的儀表運(yùn)放AD620，在運(yùn)放1 管腳和8 管腳之間介入可變電阻來實(shí)現(xiàn)增益可控，以滿足題目中要求放大倍數(shù)不小于400 倍。前級(jí)放大電路如圖1所示。根據(jù)AD620 的內(nèi)部構(gòu)造，其增益表達(dá)式如下： A

3、u=(R1+R2)/RG+1=49.4k / RG+1，其中，RG 的單位為k 。 圖1 AD620 放大電路 2.2 帶阻網(wǎng)絡(luò)的計(jì)算 阻帶網(wǎng)絡(luò)電路(詳見賽題)。根據(jù)基爾霍夫定律： I1=I2+I3 (1) U1= I1Z1+I3Z3 (2) I3Z3= I2Z2+ U2 (3) U2= I2RL=600*I2 (4) 由式(1)(2)(3)(4)得U1 、U2 的關(guān)系： （其中，Z1、 Z2 、Z3 分別為各諧振網(wǎng)絡(luò)的總阻抗） 采用Tina 仿真軟件中的Signal Analyzer 測(cè)得帶阻網(wǎng)絡(luò)輸出信號(hào)的幅頻特性如圖2 所示。 圖2 帶阻網(wǎng)絡(luò)輸出信號(hào)的幅頻特性 2.3 數(shù)字信號(hào)均衡處理模塊

4、電路設(shè)計(jì) 均衡技術(shù)的實(shí)質(zhì)是在某種優(yōu)化規(guī)則下完成隨機(jī)信號(hào)的濾波。因此信號(hào)的幅頻均衡問題即轉(zhuǎn)變?yōu)闉V波器的設(shè)計(jì)問題。在大多數(shù)使用均衡器的通信系統(tǒng)中，信道特性是未知的；并且在許多情況下，信道響應(yīng)是時(shí)變的，在這種情況下，應(yīng)將均衡器設(shè)計(jì)成對(duì)信道響應(yīng)是可調(diào)的；對(duì)時(shí)變信道，應(yīng)設(shè)計(jì)成對(duì)信道響應(yīng)的時(shí)變是自適應(yīng)的。所以自適應(yīng)均衡器在通信系統(tǒng)中得到普遍應(yīng)用。但本賽題中，因?yàn)槠洳捎脦ё杈W(wǎng)絡(luò)模擬實(shí)際的信道，但帶阻網(wǎng)絡(luò)中所有器件參數(shù)均為固定值，不存在時(shí)變問題，故設(shè)計(jì)的濾波器系數(shù)無需自適應(yīng)。 均衡模塊采用Altera 公司的CycloneII 系列FPGA 作為信號(hào)濾波處理的； A/D 轉(zhuǎn)換模塊采用TI 的高速8 位A/D

5、轉(zhuǎn)換器TLC5540，它的轉(zhuǎn)換速率可達(dá)每秒40 兆字節(jié)；D/A 模塊采用10 位高速轉(zhuǎn)換芯片THS5651。 為實(shí)現(xiàn)對(duì)如圖2 所示的衰減開展補(bǔ)償，均衡模塊采用了截止頻率均為400HZ 的低通濾波器和高通濾波器的疊加。濾波器組原理圖如圖3 所示。 2.4 功率放大電路設(shè)計(jì) 根據(jù)題目要求,末級(jí)功率放大電路采用分立的大功率MOS 管實(shí)現(xiàn),與分立的OCL 低功放相比，MOS 管功放具有激勵(lì)功率小，輸出功率大，輸出漏極電流具有負(fù)溫度系數(shù)，安全可靠，且有工作頻率高，偏置簡單等優(yōu)點(diǎn)。電路如圖3所示，以運(yùn)放的輸出作為OCL 的輸入，到達(dá)抑制零點(diǎn)漂移的效果。此方案中用三極管來驅(qū)動(dòng)MOS 管，集基極間的電容C4、

6、C5 為高頻防振電容。（注：圖中數(shù)據(jù)為參考數(shù)值） 圖3 MOS 管功率放大器 實(shí)際功率低于這個(gè)值，通過測(cè)量來計(jì)算出電路的效率。 3 軟件設(shè)計(jì) Altera 提供了基于Matlab、DSP Builder 的數(shù)字濾波器設(shè)計(jì)方法。使用DSP Builder可以方便地在圖形化環(huán)境中設(shè)計(jì)FIR 濾波器，而且濾波器系數(shù)可以通過Matlab 的濾波器設(shè)計(jì)工具FDATool 計(jì)算完成。本文中采用直接I 型來實(shí)現(xiàn)該FIR 濾波器。首先設(shè)計(jì)一個(gè)系數(shù)可變的4 階FIR 濾波器節(jié)。然后再通過不斷的調(diào)用FIR 濾波器節(jié)，級(jí)聯(lián)起來，從而完成高階濾波器設(shè)計(jì)。 4 實(shí)驗(yàn)結(jié)果與結(jié)論 圖4 singaltap 測(cè)試結(jié)果 圖 4 為采用嵌入式邏輯分析儀SingalTap 得到的測(cè)試結(jié)果。其中，XIN 為由A/D 采樣得到的輸入信號(hào)，YOUT 為經(jīng)過均衡程序處理過的輸出信號(hào)。從輸出YOUT 可明顯觀測(cè)到程序?qū)斎胄盘?hào)作出了補(bǔ)償，去除了噪聲，穩(wěn)定了波形，起到了均衡信號(hào)的作用。本設(shè)計(jì)充分利用 FPGA 在數(shù)字