一種針對(duì)功率設(shè)計(jì)SDR的整體方法

1、【W(wǎng)ord版本下載可任意編輯】 一種針對(duì)功率設(shè)計(jì)SDR的整體方法 由于像美國(guó)聯(lián)合戰(zhàn)術(shù)無(wú)線電系統(tǒng)(JTRS)這樣的計(jì)劃，軟件定義的無(wú)線電(SDR)早已被證實(shí)。然而，有許多問(wèn)題嚴(yán)重地制約著SDR的廣泛部署，其中相當(dāng)重要的問(wèn)題就是功率。 功率是在設(shè)計(jì)每一個(gè)SDR子系統(tǒng)時(shí)的主要考慮因素，特別是因?yàn)樗鼈円谋扔布o(wú)線電更多的功率。例如，為了獲得預(yù)期的無(wú)線電通信距離(依賴于鏈路的狀況，典型值為5-10千米數(shù)量級(jí))，射頻(RF)前端必須具備足夠的發(fā)射功率。同樣，對(duì)于靠電池工作的無(wú)線電設(shè)備，RF前端、調(diào)制解調(diào)器和加密處理子系統(tǒng)的功耗都直接影響無(wú)線電設(shè)備的壽命。此外，對(duì)由調(diào)制解調(diào)器產(chǎn)生的熱量開(kāi)展散熱的能力直接

2、影響到無(wú)線電設(shè)備的壽命，并且甚至可能影響到能在機(jī)箱中同時(shí)處理的通道數(shù)，且有更多的影響。 因此，降低一個(gè)SDR的功率有許多好處，這些好處可能甚至包括通過(guò)購(gòu)買更少的備用電池而降低運(yùn)營(yíng)費(fèi)用。在此，為了獲得其中的一些好處，我們談?wù)摰闹攸c(diǎn)將放在降低SDR調(diào)制解調(diào)器功耗的整體方法上。 降低功耗的硬件方法 為了降低調(diào)制解調(diào)器中的功耗，大多數(shù)人首先注意的就是在處理過(guò)程中的硬件，其中，通常包含現(xiàn)場(chǎng)可編程門陣列(FPGA)、數(shù)字信號(hào)處理器(DSP)和通用目的處理器(GPP)。區(qū)分任何硬件器件的兩個(gè)功耗源靜態(tài)功耗和動(dòng)態(tài)功耗是至關(guān)重要的。靜態(tài)功耗是一個(gè)已加電但不活躍的器件所消耗的固有功率，由晶體管的電流泄漏所控制。另

3、一方面，動(dòng)態(tài)功耗是由活躍使用的器件所消耗的功率，該功率受到若干變量的影響，包括電源電壓、對(duì)外部存儲(chǔ)器的訪問(wèn)次數(shù)、數(shù)據(jù)帶寬，等等。檢測(cè)兩種類型的功耗是至關(guān)重要的，特別是在無(wú)線電設(shè)備具有一個(gè)通常接收比發(fā)射更長(zhǎng)的占空周期的情形下。在GPP和甚至DSP的情形下，像頻率調(diào)節(jié)、電壓調(diào)節(jié)和電源關(guān)閉模式這樣的電源管理功能已經(jīng)變得日益普遍。然而，關(guān)于FPGA又是什么情況呢？ 有許多方法可以用來(lái)降低FPGA中的靜態(tài)或動(dòng)態(tài)功耗，其中許多方法不是可以同時(shí)應(yīng)用的。一些降低靜態(tài)功耗的方法包括三極柵氧化層電源門控。 利用三極柵氧化層，硅供給商在晶體管上覆蓋一層氧化層以減少泄漏；覆蓋層越厚，泄漏就越小。性能保持平衡。在內(nèi)核中

4、需要性能的地方，常見(jiàn)的就是采用薄的氧化層；而對(duì)于驅(qū)動(dòng)較高電壓的I/O，要采用厚的氧化層。在不需要性能的地方，如配置SRAM，附加的中間氧化層可以極大地降低泄漏。利用這種技術(shù)的FPGA的例子包括賽靈思的Virtex-4和Virtex-5系列。 當(dāng)FPGA模塊未被使用時(shí)，電源門控涉及晶體管的使用以降低待機(jī)泄漏。這種技術(shù)的一個(gè)例子可以在低功耗睡眠模式中看到。例如，如果在一個(gè)FPGA中的所有模塊都被電源門控，該器件就消耗非常小的靜態(tài)功耗。在這種情形下，平衡的是FPGA的配置的損耗，以便該器件在喚醒過(guò)程期間被完全地重配置，這個(gè)過(guò)程可能要花幾毫秒。另一方面，除了那些具有配置的模塊(比方配置存儲(chǔ)器)之外，如

5、果所有的模塊都被電源門控，那么，F(xiàn)PGA的狀態(tài)就被保持住了。盡管喚醒時(shí)間被極大地縮短了，但是，所節(jié)省的功率遠(yuǎn)遠(yuǎn)不如當(dāng)所有模塊都被電源門控時(shí)那樣顯著。賽靈思的Spartan-3A系列的FPGA支持兩種類型的電源門控。 動(dòng)態(tài)功耗是功率等式的另外一部分。降低動(dòng)態(tài)功耗的方法包括處理器集成、專用IP模塊和時(shí)鐘門控。 對(duì)于具有嵌入式GPP和DSP引擎的平臺(tái)FPGA來(lái)說(shuō)，處理器集成是非常有用的。通過(guò)采用嵌入式GPP，而不是離散的GPP，就不必驅(qū)動(dòng)數(shù)據(jù)從FPGA跨越外部I/O線到GPP(跨越外部I/O線通常消耗大量的功率)，從而節(jié)省功率。Virtex-4 FX器件就是平臺(tái)FPGA的一個(gè)例子。 讓專用IP模塊來(lái)

6、執(zhí)行某些常見(jiàn)的函數(shù)可以極大地降低動(dòng)態(tài)功耗而對(duì)靈活性卻沒(méi)有重大影響。一個(gè)例子就是讓FPGA中的專用引擎執(zhí)行乘法累加函數(shù)。與采用邏輯電路實(shí)現(xiàn)的方案相比，這種專用IP模塊能夠以高得多的性能執(zhí)行那個(gè)函數(shù)并省電85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端點(diǎn)在內(nèi)的許多專用模塊，使得其可以以較低的功耗提供先進(jìn)的功能。 時(shí)鐘門控技術(shù)采用電路來(lái)關(guān)閉不用的FPGA模塊的時(shí)鐘，因而把那些模塊的功耗降低到泄漏電流的數(shù)量。如Virtex-4和Virtex-5這樣的FPGA就是支持這種性能的范例。 因?yàn)榻档挽o態(tài)和動(dòng)態(tài)功耗都是至關(guān)重要的，從硬件對(duì)兩者的影響來(lái)看，強(qiáng)有力的方法就是進(jìn)一步降低電源電壓。的例子之一就是進(jìn)一步降低內(nèi)核電壓。處理器件隨著它們向下一代工藝節(jié)點(diǎn)轉(zhuǎn)移(也就是從90nm向65nm轉(zhuǎn)移)而趨向受益于較低的電壓。例如，65 nm Virtex-5 FPGA的內(nèi)核電壓是1.0V，比工作于1.2V的90 nm Virtex-4 FPGA低17%，比工作于1.5V的130 nm Virtex-II FPGA低33%。這就是采用大多數(shù)當(dāng)前器件的