畢業(yè)論文-基于FPGA的智能溫度采集控制器設(shè)計(jì)與實(shí)現(xiàn)

1、大連東軟信息學(xué)院本科畢業(yè)設(shè)計(jì)（論文）論文題目論文題目：基于FPGA的智能溫度采集控制器的設(shè)計(jì)與實(shí)現(xiàn)系 所： 電子工程系 專 業(yè)：電子信息工程（集成電路設(shè)計(jì)與系統(tǒng)方向） 學(xué)生姓名： 學(xué)生學(xué)號(hào)： 指導(dǎo)教師： 導(dǎo)師職稱： 講師 完成日期： 2014年 4月 28日 大連東軟信息學(xué)院Dalian 大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 IV基于FPGA的智能溫度采集控制器的設(shè)計(jì)與實(shí)現(xiàn)摘 要溫度是重要的生活、工作中的參考數(shù)據(jù)。溫度的采集與控制，對(duì)于農(nóng)作物的生長、工業(yè)生產(chǎn)都有著非常重要的意義。隨著科技的發(fā)展，檢測與測量技術(shù)已經(jīng)趨于智能化，傳統(tǒng)的采用單片機(jī)技術(shù)進(jìn)行溫度測量方法，由于檢測過程繁瑣、檢測周期長、

2、檢測結(jié)果誤差率高等原因，已經(jīng)不能滿足人們對(duì)每天繁多的溫度智能采集控制任務(wù)的需求，主要體現(xiàn)在數(shù)據(jù)采集和處理方面卻存在著抗干擾性差、速度慢等缺點(diǎn),使測量系統(tǒng)的穩(wěn)定性和實(shí)時(shí)性受到了很大的影響。因此設(shè)計(jì)一套高效的、智能的、檢測精度較高的溫度采集控制系統(tǒng)，是目前急需要解決的。在大學(xué)的四年當(dāng)中，接受了專業(yè)老師的教導(dǎo)，學(xué)習(xí)了包括數(shù)字電路，數(shù)字信號(hào)處理，高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證（verilog），SoC，電路分析，VLSI，混合集成電路設(shè)計(jì)等課程，并借助Xilinx ISE8.2i、ModelSim等軟件的強(qiáng)大性能設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的溫度采集控制器，對(duì)其進(jìn)行電路的設(shè)計(jì)和功能仿真。但是此項(xiàng)目只是在實(shí)驗(yàn)設(shè)計(jì)階

3、段進(jìn)行試驗(yàn)，不支持商業(yè)生產(chǎn)等步驟。 關(guān)鍵詞：溫度采集，F(xiàn)PGA，Verilog，控制電路大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） AbstractDesign and Implementation of Intelligent Temperature Acquisition Controller Based on FPGAAbstractTemperature is important in the life and work of reference data. The acquisition and control of temperature, for the growth of crops,

4、industrial production has a very important significance. As technology of development, detection and measurement technology has tends to smart of, traditional of used single tablets machine technology for temperature measurement method, due to detection process cumbersome, and detection cycle long,

5、and detection results errors rate high causes, has cannot meet people on daily range of temperature smart collection control task of needs, main reflected in data acquisition and processing aspects is exists with anti-interference sexual poor, and speed slow, disadvantages, makes measurement system

6、of stability and real-time sexual was has is big of effects. Therefore, an efficient, intelligent design, testing high accuracy temperature data acquisition control system was urgently needed to resolve.In the university thoughts, received professional teachers teach, learn a digital circuit, digita

7、l signal processing, the design and verification of digital systems (Verilog), SoC, circuit analysis, VLSI, hybrid integrated circuit design courses, and with a strong performance design for Xilinx ISE8.2i, ModelSim and other software and the realization of temperature acquisition controller based o

8、n FPGA, design and function of the simulation circuit. But this project is in the design stage of testing, does not support the commercial production.Key words: Temperature acquisition, FPGA, Verilog, The control circuit大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 目錄目 錄 TOC o 1-3 u 摘 要 PAGEREF _Toc386368739 h IAbstract PAGEREF

9、 _Toc386368740 h II第1章緒 論 PAGEREF _Toc386368741 h 11.1 課題研究背景與意義 PAGEREF _Toc386368742 h 11.2 課題研究現(xiàn)狀 PAGEREF _Toc386368743 h 1第2章關(guān)鍵技術(shù)介紹 PAGEREF _Toc386368744 h 32.1 關(guān)鍵性開發(fā)技術(shù)的介紹 PAGEREF _Toc386368745 h 32.1.1自上而下設(shè)計(jì) PAGEREF _Toc386368746 h 32.1.2 FPGA PAGEREF _Toc386368747 h 42.1.3 硬件描述語言HDL PAGEREF _T

10、oc386368748 h 42.2 開發(fā)軟件 PAGEREF _Toc386368749 h 52.2.1 Xilinx ISE與ModelSim PAGEREF _Toc386368750 h 52.2.3 Microsoft Office Visio PAGEREF _Toc386368751 h 6第3章系統(tǒng)需求分析 PAGEREF _Toc386368752 h 73.1功能概述 PAGEREF _Toc386368753 h 73.2 系統(tǒng)開發(fā)環(huán)境 PAGEREF _Toc386368754 h 73.2.1硬件配置 PAGEREF _Toc386368755 h 73.2.2軟件

11、環(huán)境 PAGEREF _Toc386368756 h 73.3 系統(tǒng)可行性分析 PAGEREF _Toc386368757 h 8第4章系統(tǒng)設(shè)計(jì) PAGEREF _Toc386368758 h 104.1系統(tǒng)功能結(jié)構(gòu)設(shè)計(jì) PAGEREF _Toc386368759 h 104.2系統(tǒng)模塊設(shè)計(jì) PAGEREF _Toc386368760 h 104.2.1溫度采集模塊設(shè)計(jì) PAGEREF _Toc386368761 h 114.2.2控制模塊設(shè)計(jì) PAGEREF _Toc386368762 h 114.2.3顯示模塊設(shè)計(jì) PAGEREF _Toc386368763 h 124.2.4分頻模塊設(shè)計(jì)

12、 PAGEREF _Toc386368764 h 12第5章系統(tǒng)實(shí)現(xiàn) PAGEREF _Toc386368765 h 135.1分頻模塊的實(shí)現(xiàn) PAGEREF _Toc386368766 h 135.2溫度采集模塊的實(shí)現(xiàn) PAGEREF _Toc386368767 h 145.3顯示模塊的實(shí)現(xiàn) PAGEREF _Toc386368768 h 16第6章系統(tǒng)測試 PAGEREF _Toc386368769 h 186.1測試概述 PAGEREF _Toc386368770 h 186.2采集模塊仿真 PAGEREF _Toc386368771 h 186.3顯示模塊仿真 PAGEREF _Toc

13、386368772 h 186.4控制模塊仿真 PAGEREF _Toc386368773 h 186.5測試結(jié)果 PAGEREF _Toc386368774 h 19第7章結(jié)論 PAGEREF _Toc386368775 h 20參考文獻(xiàn) PAGEREF _Toc386368776 h 21致 謝 PAGEREF _Toc386368777 h 22大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）- 第1章緒 論1.1 課題研究背景與意義測量技術(shù)由來己久，伴隨著信息化時(shí)代的到來，社會(huì)不同領(lǐng)域多學(xué)科的逐步完善，在人類活動(dòng)的各個(gè)領(lǐng)域都有使用測量的影子。最簡單來說從家用生活中每個(gè)人都可以接觸到的電表、水表、煤氣表

14、,實(shí)時(shí)病人監(jiān)護(hù)系統(tǒng)、汽車上的參數(shù)指示儀表，到當(dāng)前比較尖端的科學(xué)技術(shù)，比如航空飛機(jī)駕駛室的各種導(dǎo)航和顯示儀表以及神舟飛船上的推進(jìn)器控制裝置等等。與此同時(shí),隨著科學(xué)技術(shù)的飛速發(fā)展,測量技術(shù)以多樣化的形式的滲透進(jìn)其他學(xué)科當(dāng)中去,與其他學(xué)科一起得到了長足的發(fā)展。當(dāng)今數(shù)字電子技術(shù)的飛速發(fā)展,溫度控制電路是適用于測量某特殊設(shè)備內(nèi)部電子部件工作溫度的一類集成電路，沒有自動(dòng)測量系統(tǒng)之前的測試手段一般是使用人工的手段逐點(diǎn)測量，但當(dāng)測量精度要求較高且測試任務(wù)量比較大時(shí)，人工的傳統(tǒng)的測試方法就會(huì)顯出很多問題，如存在測量誤差大，測量效率低下，不可維護(hù)性等缺點(diǎn)。在目前狀況下,開發(fā)一種使用方便,安全性高,穩(wěn)定性好的測量方

15、法就顯得十分有必要。目前使用較多的是基于單片機(jī)技術(shù)，以單片機(jī)為主要器件，其編碼器與譯碼器的生成為軟件模式。在實(shí)際應(yīng)用中，這類系統(tǒng)的可靠性比較差。而基于FPGA的溫度采集控制器，可用硬件電路實(shí)現(xiàn)系統(tǒng)構(gòu)造代替軟件，與單片機(jī)相比的可靠性有更多的保障。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，但是可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)，并且具有容量大、體積小、功耗低、速度快、使用靈活、設(shè)計(jì)周期短等優(yōu)秀性能?？紤]到各方面因素，基于FPGA的設(shè)計(jì)更適合，更方便。這款溫度采集控制器就是在這樣的背景下應(yīng)運(yùn)而生的，在設(shè)計(jì)的過程中涉及了信號(hào)處理，verilog語言，電路分析，VLSI

16、等基礎(chǔ)專業(yè)知識(shí)，剛好將大學(xué)所學(xué)知識(shí)應(yīng)用到實(shí)踐中。 1.2 課題研究現(xiàn)狀智能控制系統(tǒng)是某些具有仿人智能的工程控制和信息處理系統(tǒng)，它與人工智能的發(fā)展緊密聯(lián)系。智能控制是一門新興的前沿交叉學(xué)科，它能夠用到的地方非常多。智能可以總結(jié)為：能高效快速的采集、傳輸、處理和利用信息，從而多么惡劣環(huán)境下都能成功的實(shí)現(xiàn)預(yù)期目的。目前國內(nèi)溫控儀表的發(fā)展，相對(duì)國外而言在性能方面還存在一定的差距，它們之間最大的區(qū)別，主要是在控制和算法方面，具體的表現(xiàn)是國內(nèi)的溫控器在全部的量程范圍內(nèi)溫度的控制精度相對(duì)較低，適應(yīng)惡劣幻境的能力較差。這種劣勢的造成是多方面原因引起的，對(duì)于不同的溫度控制目標(biāo)，由于控制算法的問題而導(dǎo)致控制精度不

17、確定等。甘肅大學(xué)的趙紫靜研究了一種基于PID溫度控制技術(shù)的X射線發(fā)生器。這種發(fā)生器需要將其精度控制在0.5左右，才能保證器件輸出的X射線波長不發(fā)生超出要求的飄移，否則，X射線波長的超范圍飄移將使整個(gè)設(shè)備難以正常使用。在溫控過程中，由于難以建立控制對(duì)象的精確數(shù)學(xué)模型，所以可以用PID技術(shù)根據(jù)預(yù)先設(shè)定好的控制規(guī)律不停地自動(dòng)調(diào)節(jié)控制量以使被控系統(tǒng)朝著設(shè)定的平衡狀態(tài)過渡，最后達(dá)到控制范圍精度內(nèi)的穩(wěn)定動(dòng)態(tài)平衡。昆明理工大學(xué)信息工程與自動(dòng)化學(xué)院的王清海等在鍋爐溫度控制研究中將神經(jīng)網(wǎng)絡(luò)PID與Lab VIEW人機(jī)交互結(jié)合，實(shí)現(xiàn)對(duì)鍋爐溫度的數(shù)據(jù)采集、控制和現(xiàn)實(shí)，提高了鍋爐溫控系統(tǒng)的效率。 大連東軟信息學(xué)院畢業(yè)

18、設(shè)計(jì)（論文）第2章關(guān)鍵技術(shù)介紹2.1 關(guān)鍵性開發(fā)技術(shù)的介紹2.1.1自上而下設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)方法一般分為自上而下設(shè)計(jì)和自下而上設(shè)計(jì)兩大類。一般自上而下的設(shè)計(jì)是從系統(tǒng)級(jí)開始，系統(tǒng)被劃分為若干基本單元，然后每個(gè)基本單元又被劃分為下一層次的若干基本單元，以此類推，一直到可以直接用EDA元件庫中的基本元件來實(shí)現(xiàn)為止。在某種意義上講，自下而上的設(shè)計(jì)過程可以看作是自上而下設(shè)計(jì)的逆過程。同樣自下而上設(shè)計(jì)也是從系統(tǒng)級(jí)開始的，就是從設(shè)計(jì)樹的樹根開始對(duì)整個(gè)設(shè)計(jì)進(jìn)行逐次劃分，但是必須從已經(jīng)存在的基本單元出發(fā)，所以劃分時(shí)首先考慮的是單元是否存在。最終設(shè)計(jì)最底層的單元或者是已經(jīng)制造出來的單元，或者是已開發(fā)好的單元或者

19、是可以通過外購得到的基本單元。自下而上的設(shè)計(jì)流程包括：首先獨(dú)立的設(shè)計(jì)和優(yōu)化每個(gè)子模塊，然后在頂層的設(shè)計(jì)中集成所有已經(jīng)優(yōu)化好的子模塊，最后進(jìn)行總體設(shè)計(jì)的驗(yàn)證。在綜合和優(yōu)化之后可以將每個(gè)子模塊具有的單獨(dú)的網(wǎng)表整合在頂層的設(shè)計(jì)中。這樣在頂層模塊設(shè)計(jì)中，各個(gè)子模塊之間的性能都不會(huì)相互影響。與此同時(shí)，由于在高層次進(jìn)行設(shè)計(jì)的主要仿真和調(diào)試過程，所以能夠盡早的發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，減少了設(shè)計(jì)工作的浪費(fèi)，同時(shí)又減少了模塊邏輯仿真的工作量。圖2.1為自上而下(top-down)的設(shè)計(jì)樹示意圖。圖2.1 自上而下的設(shè)計(jì)樹示意圖本論文對(duì)溫度采集控制器的設(shè)計(jì)，就是采用自上而下(top-down) 的正向設(shè)計(jì)方法。根據(jù)

20、自上而下的設(shè)計(jì)思想，對(duì)系統(tǒng)進(jìn)行功能模塊劃分并優(yōu)化。各個(gè)功能模塊之間相互獨(dú)立并且可以相互引用，最后將各模塊集成到一個(gè)頂層模塊中，形成一個(gè)完整的系統(tǒng)。2.1.2 FPGA FPGA（Field Programmable Gate Array），即現(xiàn)場可編程門陣列。它是專用集成電路中的一種半定制電路。FPGA具有三種可編程資源的特點(diǎn)：I/O是可編程的，用戶可以設(shè)置引腳是輸入/出、COMS/TTL電平、可以決定是否有上拉或者信號(hào)激變情況、速率快慢等等；邏輯是可編程的，也就是說它中間的排成行和列的邏輯單元是可編程的，可以實(shí)現(xiàn)組合邏輯電路和時(shí)許邏輯電路，在邏輯塊里實(shí)現(xiàn)組合邏輯塊和集成元件觸發(fā)器；可編程的互

21、聯(lián)線資源，在貫穿了行和列的邏輯塊之間，分布的或連線可編程。具備了這三種可編程資源后，就構(gòu)成了FPGA，同時(shí)根據(jù)它的邏輯查表實(shí)現(xiàn)，編程SRAM方式實(shí)現(xiàn)和邏輯通過多路開關(guān)實(shí)現(xiàn)，編程通過熔絲通斷實(shí)現(xiàn)分為SRAM查表和多路開關(guān)反熔絲兩種結(jié)構(gòu)，目前SRAM工藝的運(yùn)用更為普遍。一般的FPGA構(gòu)成分為：數(shù)字時(shí)鐘管理模塊（DCM）、可編程輸入/出單元（IOB）、布局布線、邏輯單元（CLB）、RAM、底層功能單元和專用硬件模版等。FPGA一般來說比專用集成電路的速度要慢，無法完成更復(fù)雜的設(shè)計(jì)，并且會(huì)消耗更多的電能。但是，F(xiàn)PGA具有很多優(yōu)點(diǎn)，比如可以快速成品，而且其內(nèi)部邏輯可以被設(shè)計(jì)者反復(fù)修改，從而改正程序中的

22、錯(cuò)誤，此外，使用FPGA進(jìn)行除錯(cuò)的成本較低。在現(xiàn)在的FPGA開發(fā)應(yīng)用中，全球知名的FPGA生產(chǎn)廠商有：Altera，Xilinx，Actel，Lattice，Atmel等。這幾家公司生產(chǎn)的FPGA在內(nèi)部結(jié)構(gòu)和模塊上都有所區(qū)別，使用的開發(fā)環(huán)境也不一樣，在應(yīng)用的過程中需要加以區(qū)分。 2.1.3 硬件描述語言HDL 硬件描述語言（HDL，hardware description language）是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20

23、世紀(jì)80年代中期開發(fā)出來的。HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。HDL語言與C語言在操作與語法中有許多相似的地方，同時(shí)也有許多獨(dú)特的地方，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等。HDL經(jīng)過不斷的修改與擴(kuò)展提供了許多新

24、的功能，例如敏感列表、多維數(shù)組、生成語句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計(jì)自動(dòng)化軟件包支持。2.2 開發(fā)軟件2.2.1 Xilinx ISE與ModelSimISE的全稱為Integrated Software Environment，即“集成軟件環(huán)境”，是Xilinx公司生產(chǎn)的硬件設(shè)計(jì)工具。ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載。包括了FPGA開發(fā)的全部功能，其功能完全可以使工作的時(shí)候不借用任何第三方EDA軟件。設(shè)計(jì)輸入；設(shè)計(jì)輸入是工程設(shè)計(jì)的第一步，ISE提供的設(shè)計(jì)輸入方式有硬件描述語言（HDL）和原理圖輸入方法

25、。HDL輸入法是設(shè)計(jì)方法中最常用的方法。他的優(yōu)點(diǎn)是利用自上而下的設(shè)計(jì)方法，方便模塊的劃分而且可移植性好，可以重復(fù)利用。ISE提供了非常豐富的電路元件庫，在圖形編輯器中利用各種元器件和連接線可以非常方便的做出原理圖。但是這種方法的可維護(hù)性差不利用模塊重用，而且升級(jí)的時(shí)候模塊需要全部改動(dòng)。綜合：綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對(duì)VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即構(gòu)成對(duì)應(yīng)的映射關(guān)系。ISE提供的綜合工具有自身的綜合工具XST，Synplicity公司的Synplify/Synp

26、lify Pro，Synopsys公司的FPGA Compiler II/ Express，和 Exemplar Logic公司的 LeonardoSpectrum等，仿真：仿真是通過觀察波形圖的各個(gè)輸入輸出信號(hào)來確定是否滿足設(shè)計(jì)要求。ISE具有圖形化波形編輯器可以實(shí)現(xiàn)仿真功能，同時(shí)也可以使用Model Tech公司的Modelsim進(jìn)行仿真。實(shí)現(xiàn)：實(shí)現(xiàn)是通過時(shí)序分析、管腳定義增量設(shè)計(jì)等將邏輯網(wǎng)表適配到具體器件上。具體實(shí)現(xiàn)過程為翻譯、映射、布局布線等。下載：下載即編程就是將已經(jīng)仿真實(shí)現(xiàn)的程序下載到開發(fā)板上，進(jìn)行在線調(diào)試或者說將生成的配置文件寫入芯片中進(jìn)行測試。ISE提供的下載工具是BitGen

27、。ModelSim是Mentor公司生產(chǎn)的最受用戶歡迎的HDL語言仿真軟件之一，它能給用戶提供優(yōu)良的仿真環(huán)境，并且還能單內(nèi)核支持VHDL、Verilog混合仿真。它的編譯仿真速度是業(yè)界最快的，仿真時(shí)只需要加入design，然后編寫相應(yīng)的testbench文件就可以進(jìn)行，簡單方便，容易上手。功能強(qiáng)大的Xilinx ISE8.2i和ModelSim通常在基于FPGA的設(shè)計(jì)中應(yīng)用比較廣泛，是最熱門的兩款仿真軟件。因?yàn)樵诖髮W(xué)四年的學(xué)習(xí)過程中更多學(xué)習(xí)使用的是Xilinx ISE8.2i，而且鑒于可操作性比較賽靈思操作更為簡便，軟件更為熟悉性能，所以在此次畢業(yè)項(xiàng)目的測試階段采用的是Xilinx ISE8.

28、2i。2.2.3 Microsoft Office VisioOffice Visio是一款功能強(qiáng)大的繪圖軟件，對(duì)于IT和商務(wù)專業(yè)人員就復(fù)雜信息、系統(tǒng)和流程進(jìn)行可視化處理、分析和交流。Microsoft Office Visio能創(chuàng)建具有專業(yè)外觀圖表，能記錄分析信息、數(shù)據(jù)、系統(tǒng)和過程。Visio與其他圖形軟件相比具有更高的可視性與直觀性，并且操作簡單對(duì)使用者無技能基礎(chǔ)要求。應(yīng)用此軟件，可以繪制多鐘圖表，包括組織結(jié)構(gòu)圖、日程表、日歷和甘特圖。在進(jìn)行項(xiàng)目設(shè)計(jì)過程時(shí)，通過Visio可以方便快捷的完成系統(tǒng)框圖、流程圖和狀態(tài)機(jī)等各種圖形的繪制工作，是學(xué)習(xí)、工作人員擁護(hù)的優(yōu)秀綠色軟件。該軟件具有標(biāo)準(zhǔn)圖標(biāo)，

29、可以使用現(xiàn)有的數(shù)據(jù)生成各種標(biāo)準(zhǔn)圖標(biāo)，如組織結(jié)構(gòu)圖、日程表、日歷等。并且自帶幫助文件Office Visio 2007便于IT和商務(wù)專業(yè)人員就復(fù)雜的信息、系統(tǒng)和流程進(jìn)行可視化操作，通過這種圖標(biāo)，可以促進(jìn)對(duì)系統(tǒng)以及流程的深入認(rèn)知。最為客觀的是，Office Visio 2007具有兩個(gè)獨(dú)立的版本：professional與standard兩個(gè)版本。雖然他們的基本功能一致，但是professional版本包含的功能模塊在standard版本里都有。不像其他軟件，Office Visio 2007可以通過編程或跟其他程序集成的方式拓展，用以滿足不同情況下的需求。這一功能使得軟件更具人性化，受到廣大軟件

30、工作者的愛好。在Visio 2007的軟件開發(fā)工具包（SDK）中，有可以滿足人們需要的各種自定義應(yīng)用程序開發(fā)示例、工具和文檔，同時(shí)提供了普遍適用的可重用函數(shù)、類和過程，而且支持多種語言開發(fā)，其中就包括了Microsoft Visual Basic、Visual Basic.NET、Microsoft Visual C#.NET和Microsoft Visual C+。第3章系統(tǒng)需求分析3.1功能概述本設(shè)計(jì)以Quartus 為開發(fā)環(huán)境，采用Verilog HDL語言，完成了智能溫度采集控制器的設(shè)計(jì)。該溫度采集控制器能將輸入的溫度值顯示出來并進(jìn)行比較，判斷是否進(jìn)行加熱。根據(jù)需求分析所設(shè)計(jì)的溫度采集

31、控制的原理圖，如圖3.1所示。按鍵輸入模擬的溫度通過顯示模塊顯示出來，控制模塊與預(yù)設(shè)溫度比較，確定是否加熱和加熱多長時(shí)間。圖3.1 系統(tǒng)原理圖3.2 系統(tǒng)開發(fā)環(huán)境 3.2.1硬件配置本次系統(tǒng)設(shè)計(jì)采用的FPGA開發(fā)板為Altera公司針對(duì)大學(xué)教學(xué)及研究機(jī)構(gòu)推出的黑金開發(fā)板，提供了豐富的外設(shè)及多媒體特性，并具有靈活而可靠的外圍接口設(shè)計(jì)，其設(shè)計(jì)和制造完全按照工業(yè)標(biāo)準(zhǔn)進(jìn)行，可靠性高，展示了其豐富的平臺(tái)資源。核心的FPGA芯片為Altera Cyclone III EP3C25E144I7 芯片，它包含114,480 個(gè)邏輯單元，432 M9K 內(nèi)存模塊，3888 Kbits 嵌入式存儲(chǔ)器位，4 個(gè)鎖相

32、環(huán)。儲(chǔ)存用的芯片有：2MB (1Mx16) SRAM，128MB (32Mx32bit) SDRAM，8 位8MB (4Mx16) Flash 存儲(chǔ)器，配置為8-bit 工作模式，32Kb EEPROM。擁有4個(gè)按鈕，18個(gè)滑動(dòng)開關(guān)，18個(gè)紅色發(fā)光二極管，9個(gè)綠色發(fā)光二極管，8個(gè)七段數(shù)碼管，162字符液晶顯示屏。通用串行總線USB控制模塊以及A、B型接口，SD（提供SPI 模式和4位SD模式）接口，IR紅外模塊，10/100/1000M自適應(yīng)以太網(wǎng)絡(luò)適配器，RS-232標(biāo)準(zhǔn)串口，PS/2鍵盤接口，可配置I/O標(biāo)準(zhǔn)接口。3.2.2軟件環(huán)境Quartus II 軟件是Altera公司的綜合性的PL

33、D開發(fā) HYPERLINK /view/37.htm t _blank 軟件。它具有強(qiáng)大的功能：支持原理圖、VHDL語言、Verilog HDL語言以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，并且內(nèi)嵌有仿真器，從而可以使之完成從設(shè)計(jì)輸入到硬件配置的完整的設(shè)計(jì)流程。Quartus II軟件除了可以在XP、Linux以及Unix上使用，還可以利用Tcl HYPERLINK /view/54.htm t _blank 腳本完成設(shè)計(jì)流程，它提供了完整的用戶圖形界面設(shè)計(jì)方案。Quartus II軟件還具有運(yùn)行速度快、功能集中、界面統(tǒng)一、簡單

34、易用等特點(diǎn)。Quartus II軟件支持Altera公司的IP核，它包含LPM/MegaFunction等宏功能模塊庫，從而使用戶可以方便的利用成熟的模塊，不僅簡化了設(shè)計(jì)的復(fù)雜性、而且加快了設(shè)計(jì)的速度。Quartus II良好支持第三方的EDA工具，使用戶可以在設(shè)計(jì)流程的各個(gè)階段快速的使用第三方的EDA工具。此外，Quartus II軟件、DSP Builder工具、MATLAB、Simulink等相結(jié)合，也使之可以方便地實(shí)現(xiàn)各種復(fù)雜的DSP應(yīng)用系統(tǒng)。 Maxplus II是Altera公司的上一代設(shè)計(jì)軟件，已經(jīng)由于其出色的易用性而在業(yè)界得到了廣泛的應(yīng)用。如今Altera公司已經(jīng)停止了對(duì)Max

35、plus II軟件的更新支持，Quartus II軟件與之相比更是支持器件類型的豐富和圖形界面的改變。許多諸如SignalTap II、Chip Editor和RTL Viewer的輔助設(shè)計(jì)工具，SOPC和HardCopy的設(shè)計(jì)流程，Maxplus II友好的圖形界面及簡便的使用方法均已經(jīng)集成在了Altera開發(fā)的Quartus II軟件中。因此Quartus II軟件作為一種優(yōu)秀的可編程邏輯的設(shè)計(jì)環(huán)境, 因其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，被越來越多的 HYPERLINK /view/3114367.htm t _blank 數(shù)字系統(tǒng)設(shè)計(jì)者所接受。3.3 系統(tǒng)可行性分析智能溫度采集控制器采用

36、Verilog HDL編寫，根據(jù)EDA工具自動(dòng)生成。要設(shè)計(jì)完成該項(xiàng)目需要懂得數(shù)字電路，SoC，高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證，硬件編程語言等軟硬件相關(guān)知識(shí)。并且，能夠較為熟練的使用Visio，Xilinx ISE，ModelSim，Quartus II等硬件設(shè)計(jì)及仿真驗(yàn)證相關(guān)軟件工具，然后要對(duì)各種比賽賽制有一定了解與清晰的設(shè)計(jì)思路，并具備相應(yīng)的開發(fā)器件與設(shè)備。從頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)。對(duì)整個(gè)系統(tǒng)有一定的認(rèn)識(shí)后，開始著手整體流程圖的設(shè)計(jì)。然后，通過流程圖提煉出相應(yīng)的控制單元和數(shù)據(jù)通道。數(shù)據(jù)通道的各個(gè)模塊包括：溫度采集模塊、控制模塊、顯示模塊、分頻模塊。控制單元部分由有限狀態(tài)機(jī)來實(shí)現(xiàn)，合理涉及各個(gè)狀態(tài)

37、轉(zhuǎn)移。控制單元發(fā)送數(shù)據(jù)通道所需的控制信號(hào)，接收來自數(shù)據(jù)通道的狀態(tài)信號(hào)，監(jiān)控整個(gè)測試過程的運(yùn)行；數(shù)據(jù)通道處理來自控制單元的控制信號(hào)，并把處理的結(jié)果反饋給控制單元。此外，外圍電路即顯示控制電路和按鍵控制電路可以使調(diào)節(jié)和顯示很方便。使用Altera公司開發(fā)的Quartus軟件，對(duì)每個(gè)模塊進(jìn)行開發(fā)。通過常用仿真軟件ModelSim對(duì)設(shè)計(jì)的所有模塊進(jìn)行仿真測試，確保整個(gè)開發(fā)流程順利進(jìn)行。最后在FPGA開發(fā)板上進(jìn)行功能測試，并且不斷地進(jìn)行優(yōu)化。其中用硬件描述語言開發(fā)FPGA的主要流程如下：（1）設(shè)計(jì)輸入：用原理圖輸入方式、文本編輯器方式或者HDL編輯環(huán)境等都可以做為設(shè)計(jì)輸入。（2）功能仿真：將設(shè)計(jì)文件放入

38、HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確可以通過。對(duì)于一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明設(shè)計(jì)的完整性。（3）邏輯綜合：進(jìn)行綜合時(shí)需要把源文件調(diào)入綜合軟件中，就是把該語言轉(zhuǎn)換成若干個(gè)最簡化的布爾表達(dá)式，邏輯綜合后將會(huì)生成一個(gè)EDA工業(yè)標(biāo)準(zhǔn)文件*.edf。該文件即可用于之后的布局布線工作。在綜合前可以加上若干的約束條件，以便不斷的對(duì)時(shí)間或位置進(jìn)行優(yōu)化。（4）布局和布線：進(jìn)行布線時(shí)，只需將*.edf文件放入器件商提供的軟件中，就是把設(shè)計(jì)好的邏輯安放到FPGA內(nèi)。此時(shí)，將用到邏輯綜合生成的網(wǎng)表，并且根據(jù)CPLD/FPGA廠商的器件容量、結(jié)構(gòu)等進(jìn)行布局、布線。首先各個(gè)設(shè)計(jì)中的門，根

39、據(jù)網(wǎng)表和結(jié)構(gòu)被安置在在元器件的某個(gè)特定的部位，然后，按照網(wǎng)表中規(guī)定的所有門之間相互的連接關(guān)系，把每個(gè)門相對(duì)應(yīng)的輸入和輸出連接在一起。最后輸出一個(gè)可編程的文件。這就完成了在設(shè)計(jì)PCB時(shí)的布局布線。（5）時(shí)序的仿真：這一步需利用在上一步中得到的參數(shù)，然后使用仿真軟件對(duì)電路的時(shí)序的正確性進(jìn)行驗(yàn)證。一旦設(shè)計(jì)的電路不滿足要求的話，需要反復(fù)修改直到解決所有問題，否則就可以到下一步。（6）器件編程的下載：CPLD/FPGA中最終要實(shí)現(xiàn)的是在器件中進(jìn)行編程設(shè)計(jì)。系統(tǒng)設(shè)計(jì)其實(shí)是把物理的設(shè)計(jì)實(shí)現(xiàn)轉(zhuǎn)換成了相應(yīng)的二進(jìn)制文件。該編程的用于對(duì)FPGA進(jìn)行通常編程方式包括：硬件調(diào)試器、JTAG編程器、PROM文件等三種。通

40、常情況下，進(jìn)行編程和下載程序的時(shí)候采用JTAG的方式比較多。使用Altera公司開發(fā)的Quartus 軟件，對(duì)每個(gè)模塊進(jìn)行開發(fā)。通過常用仿真軟件ModelSim對(duì)設(shè)計(jì)的所有模塊進(jìn)行仿真測試，確保整個(gè)開發(fā)流程順利進(jìn)行。最后在進(jìn)行整體的功能測試，并且不斷地進(jìn)行優(yōu)化。第4章系統(tǒng)設(shè)計(jì)4.1系統(tǒng)功能結(jié)構(gòu)設(shè)計(jì)根據(jù)需求分析所設(shè)計(jì)的溫度采集控制器的外部結(jié)構(gòu)圖，如圖4.1所示。該系統(tǒng)模擬了15個(gè)溫度值， 10、20、30、40、45、50、55、60、65 、70、75 、80、85、90、 95。當(dāng)輸入的溫度低于55時(shí)系統(tǒng)開始加熱并計(jì)時(shí)。當(dāng)溫度值為10時(shí)加熱50秒；當(dāng)溫度值為20時(shí)加熱40秒，當(dāng)溫度值為30時(shí)

41、加熱30秒；當(dāng)溫度值為40時(shí)加熱20秒；當(dāng)溫度值為45時(shí)加熱10秒；當(dāng)溫度值為50時(shí)加熱5秒；溫度值在55以上時(shí)只顯示不加熱。圖4.1 系統(tǒng)外部結(jié)構(gòu)圖各端口詳細(xì)說明見表3.1：表3.1 系統(tǒng)模塊端口說明信號(hào) I/O寬度功能描述clkI1外部輸入50Hz時(shí)鐘信號(hào)Rst_nI1系統(tǒng)復(fù)位信號(hào)Key_in1I1按鍵1信號(hào)Key_in2I1按鍵2信號(hào)Key_in3I1按鍵3信號(hào)Key_in4I1按鍵4信號(hào)Rten_smg_dataO8顯示數(shù)據(jù)Sm_bit_rO4選擇要工作的數(shù)碼管spO1加熱4.2系統(tǒng)模塊設(shè)計(jì)該溫度采集控制器中主要包括四個(gè)模塊：1.溫度采集模塊 2.控制模塊 3.溫度顯示模塊4.分頻模塊

42、。如圖4.2所示。圖4.2 系統(tǒng)主要模塊4.2.1溫度采集模塊設(shè)計(jì)該模塊的功能是通過該模塊的按鍵消抖功能將處理過的數(shù)據(jù)交給下一個(gè)模塊。因?yàn)橥ǔ０存I所用開關(guān)是機(jī)械開關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開、按下時(shí)，由于開關(guān)的機(jī)械作用，一個(gè)開關(guān)在按下時(shí)不會(huì)立刻接通，在松開時(shí)也不能立刻斷開。因此在按下或斷開的瞬間都會(huì)有一些不穩(wěn)定的信號(hào)產(chǎn)生，為了不產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。溫度采集模塊如圖4.3所示。圖4.2溫度采集模塊其中clk為系統(tǒng)時(shí)鐘信號(hào)，rst_n為復(fù)位信號(hào)，clk_jianpan為模塊工作時(shí)鐘，key_in1、key_in2、key_in3、key_in4為4個(gè)按鍵的輸入信號(hào)，key_o1、key_o2

43、、key_o3、key_o4為經(jīng)過按鍵消抖處理后的輸出信號(hào)。4.2.2控制模塊設(shè)計(jì)該模塊的功能是當(dāng)輸入的溫度低于55時(shí)系統(tǒng)開始加熱并計(jì)時(shí)。當(dāng)溫度值為10時(shí)加熱50秒；當(dāng)溫度值為20時(shí)加熱40秒，當(dāng)溫度值為30時(shí)加熱30秒；當(dāng)溫度值為40時(shí)加熱20秒；當(dāng)溫度值為45時(shí)加熱10秒；當(dāng)溫度值為50時(shí)加熱5秒；溫度值在55以上時(shí)只顯示不加熱?？刂颇K如圖4.3所示。圖4.3控制模塊其中clk為系統(tǒng)時(shí)鐘信號(hào)，rst_n為復(fù)位信號(hào)，key_o1、key_o2、key_o3、key_o4為經(jīng)過按鍵消抖處理后的輸出信號(hào)。Second為加熱時(shí)間信號(hào)，wen_du為溫度值信號(hào)，sp加熱信號(hào)。4.2.3顯示模塊設(shè)計(jì)

44、該模塊的功能是根據(jù)將輸入的溫度值產(chǎn)生驅(qū)動(dòng)數(shù)碼管工作的控制信號(hào)實(shí)現(xiàn)數(shù)碼管的顯示。顯示模塊如圖4.4所示。圖4.4顯示模塊其中Second為加熱時(shí)間信號(hào)，wen_du為溫度值信號(hào)，rst_n為復(fù)位信號(hào)，clk_xianshi為顯示模塊工作時(shí)鐘，rten_smg_data為驅(qū)動(dòng)數(shù)碼管顯示的數(shù)值，sm_bit為選擇工作的數(shù)碼管。4.2.4分頻模塊設(shè)計(jì)該模塊的功能是將系統(tǒng)時(shí)鐘作為輸入，經(jīng)過分頻后產(chǎn)生適合其它各個(gè)模塊需要的頻率。將時(shí)鐘頻率從50MHz一個(gè)變?yōu)?000Hz給顯示模塊，一個(gè)變?yōu)?00Hz給溫度采集。分頻模塊如圖4.5所示。圖4.5分頻模塊其中clk為系統(tǒng)時(shí)鐘信號(hào)，rst_n為復(fù)位信號(hào)，clk_

45、xianshi為顯示模塊工作時(shí)鐘，clk_jianpan為模擬采集模塊工作時(shí)鐘大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第5章系統(tǒng)實(shí)現(xiàn)5.1分頻模塊的實(shí)現(xiàn)分頻模塊關(guān)鍵代碼如下：always ( posedge clk or negedge rst_n ) if( !rst_n ) begincount2 = 20d0;clk_anjian = 1b0;/復(fù)位endelse if( count2 = 20d1000000 ) begincount2 = 20d0;clk_anjian = clk_anjian; /將按鍵采集模塊的工作頻率分為500Hzendelsecount2 = count2 + 1b

46、1;/計(jì)數(shù)器加一always ( posedge clk or negedge rst_n ) beginif( !rst_n ) begincount3 = 16d0;clk_xianshi = 1b0;/復(fù)位endelse if( count3 = 16d50000 ) begincount3 = 16d0;clk_xianshi =clk_xianshi; /將顯示模塊的工作頻率分為1000Hzendelsecount3 = count3 + 1b1;計(jì)數(shù)器加一end其中clk為外部時(shí)鐘50MHz，程序工作時(shí)每當(dāng)外部時(shí)鐘到來時(shí)計(jì)數(shù)器計(jì)數(shù)一次，當(dāng)計(jì)數(shù)到100000時(shí)按鍵工作時(shí)鐘反轉(zhuǎn)一次，當(dāng)

47、計(jì)數(shù)器計(jì)數(shù)到50000時(shí)顯示模塊反轉(zhuǎn)一次，從而達(dá)到分頻功能。5.2溫度采集模塊的實(shí)現(xiàn)溫度采集模塊關(guān)鍵代碼如下：always ( posedge clk_jianpan or negedge rst_n )if ( !rst_n ) begintemp_r11 = d0;/復(fù)位emp_r12 = d0;temp_r13 = d0; endelse begintemp_r11 = key_i1;/對(duì)第一個(gè)按鍵取值temp_r12= temp_r11;temp_r13 = temp_r12; endassign key1 = (temp_r11) & temp_r12 & temp_r13;/判斷是

48、否出現(xiàn)下降沿always ( posedge clk or negedge rst_n )if ( !rst_n ) key_r1 = 1b0;/復(fù)位else key_r1 = key1; assign key_o_1 = key1 & (key_r1); /確定第一個(gè)按鍵按下always ( posedge clk_jianpan or negedge rst_n )if ( !rst_n ) begintemp_r21 = d0;/復(fù)位temp_r22 = d0;temp_r23 = d0; endelse begintemp_r21 = key_i2;/對(duì)第二個(gè)按鍵取值temp_r22=

49、 temp_r21;temp_r23 = temp_r22; endassign key2 = (temp_r21) & temp_r22 & temp_r23;/判斷是否出現(xiàn)下降沿always ( posedge clk or negedge rst_n )if ( !rst_n ) key_r2 = 1b0;/復(fù)位else key_r2 = key2;assign key_o_2 = key2 & (key_r2);/確定第二個(gè)按鍵按下 always ( posedge clk_jianpan or negedge rst_n )if ( !rst_n ) begintemp_r31 =

50、d0;/復(fù)位temp_r32 = d0;temp_r33 = d0; endelse begintemp_r31 = key_i3;/對(duì)第三個(gè)按鍵取值temp_r32= temp_r31;temp_r33 = temp_r32; endassign key3 = (temp_r31) & temp_r32 & temp_r33;/判斷是否出現(xiàn)下降沿always ( posedge clk or negedge rst_n )if ( !rst_n ) key_r3 = 1b0;/復(fù)位else key_r3 = key3;assign key_o_3 = key3 & (key_r3);/確定第

51、三個(gè)按鍵按下 always ( posedge clk_jianpan or negedge rst_n )if ( !rst_n ) begintemp_r41 = d0;/復(fù)位temp_r42 = d0;temp_r43 = d0; endelse begintemp_r41 = key_i4;/對(duì)第四個(gè)按鍵取值temp_r42= temp_r41;temp_r43 = temp_r42; endassign key4 = (temp_r41) & temp_r42 & temp_r43;/判斷是否出現(xiàn)下降沿always ( posedge clk or negedge rst_n )if

52、 ( !rst_n ) key_r4 = 1b0;/復(fù)位else key_r4 = key4;assign key_o_4 = key4 & (key_r4); /確定第四個(gè)按鍵按下采集模塊通過對(duì)每個(gè)按鍵連續(xù)取值，當(dāng)按鍵取值出現(xiàn)下降沿的時(shí)候，判定按鍵已經(jīng)按下并對(duì)按鍵賦值。5.3顯示模塊的實(shí)現(xiàn)顯示模塊關(guān)鍵代碼如下：always ( posedge clk_xianshi or negedge rst_n ) if( !rst_n ) cnt_dis = 3d0; else beginif( cnt_dis = 3d3 ) cnt_dis = 3d0;elsecnt_dis = cnt_dis +

53、 1b1; endalways ( * ) if( !rst_n ) disp_dat = 4d0;elsebegincase( cnt_dis ) 3d0: disp_dat = second3:0;/時(shí)間的個(gè)位3d1: disp_dat = second7:4;/時(shí)間的十位3d2:disp_dat = wen_du3:0;/溫度的個(gè)位3d3:disp_dat = wen_du7:4;/溫度的十位default :disp_dat = 4d0;endcaseendalways ( * ) f( !rst_n )sm_bit_r = 4b1111;elsecase( cnt_dis )/選擇工

54、作的數(shù)碼管 3d0: sm_bit_r = 4b0001;3d1: sm_bit_r = 4b0010;3d2: sm_bit_r = 4b0100;3d3: sm_bit_r = 4b1000;default : sm_bit_r = 4b1111;endcasealways ( * )if( !rst_n )rten_smg_data = 8d0;else case( disp_dat )/數(shù)碼管要顯示的數(shù)字4d0 : rten_smg_data = _0;4d1 : rten_smg_data = _1;4d2 : rten_smg_data = _2;4d3 : rten_smg_da

55、ta = _3; 4d4 : rten_smg_data = _4;4d5 : rten_smg_data = _5; 4d6 : rten_smg_data = _6; 4d7 : rten_smg_data = _7; 4d8 : rten_smg_data = _8; 4d9 : rten_smg_data = _9; default :通過動(dòng)態(tài)掃描確定工作的數(shù)碼管，并輪流向各個(gè)數(shù)碼管送出數(shù)據(jù)。利用數(shù)碼管工作時(shí)在人眼的視覺停留效果，讓人的感覺好像每個(gè)數(shù)碼管都在同時(shí)顯示。第6章系統(tǒng)測試6.1測試概述仿真是一項(xiàng)十分重要的工作，在整個(gè)系統(tǒng)設(shè)計(jì)中占據(jù)重要的位置。通過對(duì)各個(gè)模塊和整體系統(tǒng)的仿真可以

56、及時(shí)發(fā)現(xiàn)和解決設(shè)計(jì)中的許多問題，所以對(duì)系統(tǒng)的設(shè)計(jì)具有極其重要的意義。下面將結(jié)合本系統(tǒng)開發(fā)對(duì)系統(tǒng)進(jìn)行了整體和模塊仿真。6.2采集模塊仿真溫度采集模塊仿真圖如圖6.1所示：圖6.1溫度采集模塊仿真圖從圖中可以看出當(dāng)key_2輸入信號(hào)從上升沿變?yōu)橄陆笛氐臅r(shí)候，key_o2從下降沿變成上升沿，從而判定按鍵2按下一次。6.3顯示模塊仿真顯示模塊仿真圖如圖6.2所示：圖6.2顯示模塊仿真圖當(dāng)輸入加熱時(shí)間輸入00000000，溫度值00100000時(shí)，數(shù)碼管顯示數(shù)字0。符合設(shè)計(jì)要求。6.4控制模塊仿真控制模塊仿真圖如圖6.3所示：圖6.3控制模塊仿真圖當(dāng)按鍵2按下即模擬輸入溫度30度時(shí)，數(shù)碼管顯示溫度值30

57、，并加熱30秒，輸出一個(gè)加熱信號(hào)。分頻模塊仿真圖如圖6.4所示：圖6.4分頻模塊仿真圖從圖中可以看出，分頻模塊將系統(tǒng)時(shí)鐘分為一個(gè)500Hz的溫度采集模塊工作時(shí)鐘和一個(gè)1000Hz的顯示模塊工作時(shí)鐘。6.5測試結(jié)果將程序下載到FPGA電路中觀察實(shí)物演示，硬件電路如圖6.5。當(dāng)輸入溫度為10度時(shí)系統(tǒng)控制開始計(jì)時(shí)加熱50秒，成功實(shí)現(xiàn)預(yù)期目標(biāo)。圖6.5硬件電路第7章結(jié)論為了方便快捷的測量溫度控制電路的性能,結(jié)合當(dāng)前測試技術(shù)的發(fā)展，文中設(shè)計(jì)了一種基于FPGA的溫度控制電路測量系統(tǒng),搭建硬件測試平臺(tái)，編寫了相應(yīng)的軟件控制程序。此測量系統(tǒng)的設(shè)計(jì)方案有效的解決了當(dāng)前溫度控制電路測量方面的效率低下、測量系統(tǒng)龐大

58、等問題，使溫度控制電路有一個(gè)可靠、便捷的測試平臺(tái)，因此本系統(tǒng)有很好的應(yīng)用前景。本文主要做了以下幾方面的工作：（1）首先介紹了測量技術(shù)的理論，詳細(xì)闡述了測量系統(tǒng)和可編程邏輯器件的發(fā)展概況，然后介紹了溫度控制電路測量技術(shù)的現(xiàn)狀，并做以比較，提出了基于FPGA的溫度控制電路測量系統(tǒng)的設(shè)計(jì)思路。（2）較為概括的介紹了FPGA、HDL和開發(fā)軟件的相關(guān)知識(shí)，設(shè)計(jì)流程。（3）進(jìn)行了溫度控制電路測量系統(tǒng)的外圍硬件模塊電路設(shè)計(jì)，并且介紹了系統(tǒng)的工作過程，根據(jù)硬件設(shè)計(jì)的思路，畫出了部分電路原理圖，在查閱資料后，完成溫度控制電路測量系統(tǒng)的硬件選型與配置，最后對(duì)系統(tǒng)中主要單元電路進(jìn)行了開發(fā)和設(shè)計(jì)。參考文獻(xiàn)1 孫曉凌高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證M，大