FPGA教學(xué)課件：第7章 RTL設(shè)計(jì)原則及技巧

第7章RTL設(shè)計(jì)原則及技巧本章主要內(nèi)容RTL設(shè)計(jì)的主要原則RTL設(shè)計(jì)的主要技巧組合邏輯設(shè)計(jì)的注意事項(xiàng)時(shí)序邏輯設(shè)計(jì)的注意事項(xiàng)代碼風(fēng)格7.1RTL設(shè)計(jì)的主要原則硬件原則面積與速度系統(tǒng)原則同步設(shè)計(jì)7.1.1硬件原則硬件原則是硬件描述語言和軟件語言的根本區(qū)別。評(píng)判一個(gè)代碼的設(shè)計(jì)水平的優(yōu)劣不在于它的代碼的簡(jiǎn)潔與否，而在于生成的硬件電路的性能在面積與速度方面是否滿足設(shè)計(jì)者的要求。一段代碼設(shè)計(jì)的是否健壯在于設(shè)計(jì)者硬件實(shí)現(xiàn)方案與現(xiàn)實(shí)中的硬件電路實(shí)現(xiàn)的效率高低及是否合理。在硬件描述語言中，

語句一般只用于Testbench中，而不會(huì)用在邏輯設(shè)計(jì)中硬件原則還需要涉及的是

“并行”與

“串行”的概念。硬件原則需要考慮時(shí)序的問題，這是軟件語言無法做到的。7.1.2面積與速度原則面積就是設(shè)計(jì)所要消耗的邏輯資源——對(duì)于FPGA來說，采用觸發(fā)器和LUT來衡量；對(duì)于CPLD來說，則采用宏單元來衡量速度則是指在現(xiàn)有的芯片上能夠?qū)崿F(xiàn)的最大頻率面積和速度是個(gè)矛盾體

，需要在面積和速度之間做個(gè)權(quán)衡。必須保證速度的前提下來實(shí)現(xiàn)最小的面積，或者在規(guī)定的面積之內(nèi)實(shí)現(xiàn)最大的時(shí)序裕量。面積與速度的地位是不相等的，速度的優(yōu)先級(jí)別要比面積高。當(dāng)兩者沖突的時(shí)候，速度優(yōu)先。從工業(yè)設(shè)計(jì)來看，面積和速度直接反映的就是成本和性能。從性能方面來考慮，設(shè)計(jì)的速度越快，時(shí)間裕量就愈大，這也就意味著CPLD/FPGA設(shè)計(jì)的健壯性就越強(qiáng)。7.1.3系統(tǒng)原則CPLD/FPGA本身就一個(gè)系統(tǒng)的集合，需要以系統(tǒng)的眼光來看待和設(shè)計(jì)CPLD/FPGA，以最優(yōu)的設(shè)計(jì)方案來實(shí)現(xiàn)。FPGA速度快、內(nèi)部寄存器資源和布局布線豐富，因此適合于那些實(shí)時(shí)性要求很高、頻率又要快、寄存器消耗多的功能模塊設(shè)計(jì)；另外現(xiàn)在很多FPGA都內(nèi)嵌DSP模塊，因此適合于嵌入式DSP設(shè)計(jì)。對(duì)于那些速度要求不是很高的功能模塊，或者組合邏輯要求相對(duì)豐富、輸入輸出管腳要求比較多的功能單元，則可以采用CPLD來完成。系統(tǒng)原則其實(shí)就是自頂向下的方式的具體化。CPLD/FPGA設(shè)計(jì)工程師只有清楚了這些系統(tǒng)級(jí)的定義和規(guī)范才能開始芯片選型、具體的邏輯模塊的劃分以及子模塊的RTL設(shè)計(jì)。7.1.4同步原則同步化設(shè)計(jì)，就是核心邏輯采用觸發(fā)器來實(shí)現(xiàn)，電路的主要信號(hào)都使用觸發(fā)器來觸動(dòng)，盡量采用同一個(gè)時(shí)鐘域的時(shí)鐘進(jìn)行驅(qū)動(dòng)。同步原則的好處在于它不僅可以很好的避免毛刺的產(chǎn)生，而且有利于器件的移植，而最重要的是它可以產(chǎn)生較好的靜態(tài)時(shí)延分析報(bào)告。進(jìn)行同步設(shè)計(jì)的關(guān)鍵就是認(rèn)真了解和掌握并且設(shè)計(jì)好整個(gè)系統(tǒng)的時(shí)鐘域的劃分。7.2.RTL設(shè)計(jì)的主要技巧硬件原則、面積與速度原則、系統(tǒng)原則以及同步原則是代碼設(shè)計(jì)的靈魂。7.2.1乒乓操作乒乓操作是有效處理高速數(shù)據(jù)流的方式之一，其基本思想就是一種以面積換取速度。圖7–1乒乓操作示意圖乒乓操作必須保證數(shù)據(jù)采樣通路之間對(duì)數(shù)據(jù)采樣是互斥的，也就是說在同一時(shí)刻有且只有一個(gè)數(shù)據(jù)緩沖模塊對(duì)輸入的數(shù)據(jù)流進(jìn)行采用，因此在輸入選擇模塊和數(shù)據(jù)緩沖模塊之間需要有一個(gè)握手信號(hào)，同樣數(shù)據(jù)處理模塊和數(shù)據(jù)流輸出選擇單元之間也是互斥的。當(dāng)一個(gè)模塊在對(duì)輸入數(shù)據(jù)進(jìn)行采樣的時(shí)候，另外一個(gè)模塊就對(duì)數(shù)據(jù)處理單元進(jìn)行數(shù)據(jù)輸出，然后不停地有序地切換，就好像打乒乓球一樣，一來一往，這就是所謂的乒乓操作。乒乓操作要求兩個(gè)緩沖模塊和數(shù)據(jù)處理模塊的大小必須一致，驅(qū)動(dòng)時(shí)鐘的頻率必須相等，且相位差固定，否則將出現(xiàn)有些路徑數(shù)據(jù)擁堵、有些路徑空閑的狀況7.2.2流水線操作圖7–2串行多任務(wù)示意圖流水線操作，在每個(gè)組合邏輯塊之間加入寄存器簇，所有的寄存器采用一個(gè)公共的時(shí)鐘信號(hào)來驅(qū)動(dòng)，一旦時(shí)鐘的有效沿到來，寄存器就會(huì)把前一階段所得出來的結(jié)果輸出下一級(jí)組合邏輯塊，否則就一直等待。當(dāng)流水線剛開始加載的時(shí)候，數(shù)據(jù)會(huì)有一個(gè)等待時(shí)間，因此第一個(gè)數(shù)據(jù)從輸入到輸出所經(jīng)歷的時(shí)間和非流水線操作的時(shí)間幾乎相等，第一個(gè)時(shí)間時(shí)產(chǎn)生的任務(wù)a1從開始到結(jié)束用時(shí)與有沒有采用流水線操作沒有關(guān)系。圖7–3流水線操作示意圖圖7–4通用流水線操作示意圖7.2.3資源共享操作資源共享操作，又稱之為時(shí)分復(fù)用，就是使一個(gè)功能模塊來實(shí)現(xiàn)幾個(gè)操作。資源共享操作是在保證速度的前提下來實(shí)現(xiàn)面積最小的一種操作方式。觀察例7–1采用資源共享的RTL代碼設(shè)計(jì)，具體設(shè)計(jì)請(qǐng)參考代碼資源共享操作適合于有選擇器的結(jié)構(gòu)。目前的綜合工具都具有資源共享選項(xiàng)，只要選擇它就可以自動(dòng)進(jìn)行資源共享優(yōu)化操作。然而代碼畢竟是最基礎(chǔ)的，它最能體現(xiàn)設(shè)計(jì)者思想，同時(shí)綜合工具的優(yōu)化能力畢竟有限，因此如果需要采用資源共享設(shè)計(jì)，最好在代碼設(shè)計(jì)中完成。圖7–5未采用資源共享的RTL線路圖圖7–6未采用資源共享的資源利用報(bào)告圖7–7采用資源共享的RTL線路圖圖7–8采用資源共享的資源利用報(bào)告7.2.4邏輯復(fù)用操作邏輯復(fù)用操作跟資源共享操作是一個(gè)相反過程。邏輯復(fù)用是通過增加面積來改善時(shí)序條件的優(yōu)化手段。邏輯復(fù)用最常用的場(chǎng)合就是調(diào)整信號(hào)的扇出。資源共享操作中的實(shí)現(xiàn)方法一就是一個(gè)邏輯復(fù)用的逆操作。香農(nóng)擴(kuò)展定律則可以清楚地表明怎樣把一個(gè)邏輯組合來實(shí)現(xiàn)邏輯復(fù)用、提高頻率。而卡諾圖化簡(jiǎn)則相當(dāng)于香農(nóng)擴(kuò)展的逆操作，相當(dāng)于資源共享操作。7.2.5串并轉(zhuǎn)換操作串并轉(zhuǎn)換是數(shù)據(jù)流處理常用的一個(gè)手段，也是面積與速度互相轉(zhuǎn)換思想的直接體現(xiàn)。串行信號(hào)轉(zhuǎn)化成并行信號(hào)相當(dāng)于邏輯復(fù)制，并行信號(hào)轉(zhuǎn)化成串行信號(hào)則相當(dāng)于在節(jié)省邏輯資源，節(jié)省了芯片的面積。串并轉(zhuǎn)換有許多種方式：高速的SERDES，DRAM、FIFO、代碼等從某種層面來說，乒乓操作就是一種特殊的串并轉(zhuǎn)換操作過程在創(chuàng)建RTL代碼時(shí)了解綜合工具是怎樣運(yùn)行是比較重要的。7.2.6異步時(shí)鐘域數(shù)據(jù)同步化操作CPLD/FPGA設(shè)計(jì)的重點(diǎn)就是怎樣劃分不同的時(shí)鐘域以及怎樣在不同的時(shí)鐘域之間進(jìn)行數(shù)據(jù)傳度，也就是怎樣在異步時(shí)鐘域中實(shí)現(xiàn)數(shù)據(jù)的同步化操作。同步設(shè)計(jì)之于異步設(shè)計(jì)，在邏輯綜合和時(shí)序分析，特別是靜態(tài)延時(shí)分析方面有著較大的優(yōu)勢(shì)。在多時(shí)鐘域設(shè)計(jì)時(shí)，數(shù)據(jù)的跨時(shí)鐘操作經(jīng)常會(huì)引起建立時(shí)間和保持時(shí)間違例，這也就成了設(shè)計(jì)中的一大難點(diǎn)。異步時(shí)鐘有幾大表現(xiàn)形式：同頻異相、異頻同相和異頻異相。不管是采用哪種方式進(jìn)行異步時(shí)鐘域數(shù)據(jù)同步，都不推薦采用增加緩沖和采用時(shí)鐘雙沿采樣來進(jìn)行最好的方式來處理異步時(shí)鐘域數(shù)據(jù)同步化的問題就是采用DRAM或者FIFO來進(jìn)行時(shí)鐘域隔離，用上級(jí)隨路時(shí)鐘信號(hào)寫入數(shù)據(jù)，用下級(jí)時(shí)鐘讀出數(shù)據(jù)。采用這種方式需要設(shè)置告警信號(hào)來提醒不能出現(xiàn)DRAM或者FIFO數(shù)據(jù)溢出典型的同頻異相的解決方案，它采用后級(jí)時(shí)鐘對(duì)前級(jí)數(shù)據(jù)采用兩次，這樣可以減少亞穩(wěn)態(tài)的傳播，并有效地減少毛刺。圖7–9異步時(shí)鐘域數(shù)據(jù)同步化操作7.2.7復(fù)位操作在硬件系統(tǒng)中，有兩種復(fù)位模式：同步復(fù)位和異步復(fù)位。同步復(fù)位是指所有的復(fù)位操作都是在時(shí)鐘的作用下進(jìn)行，即使復(fù)位信號(hào)有效，如果沒有時(shí)鐘的有效沿觸發(fā)就不能進(jìn)行復(fù)位；而異步復(fù)位的復(fù)位信號(hào)與時(shí)鐘信號(hào)沒有關(guān)系。觀察例7-2、例7-3同步復(fù)位、同步復(fù)位的設(shè)計(jì)，具體請(qǐng)參考相關(guān)代碼。同步復(fù)位的always語句中的敏感變量表達(dá)式并不包含復(fù)位變量，復(fù)位變量出現(xiàn)在條件表達(dá)式中，這樣只有在時(shí)鐘的作用下才能檢測(cè)到復(fù)位信號(hào)。同步復(fù)位好處在于不論是復(fù)位信號(hào)還是數(shù)據(jù)信號(hào)，都由時(shí)鐘信號(hào)控制。純同步復(fù)位也有缺點(diǎn)：一是復(fù)位信號(hào)因?yàn)楸划?dāng)成數(shù)據(jù)信號(hào)來看待，在設(shè)計(jì)中需指出復(fù)位信號(hào)的脈寬等參數(shù)；二是從系統(tǒng)層面來說，如果復(fù)位信號(hào)用來復(fù)位整個(gè)觸發(fā)器鏈，第二級(jí)甚至更后的觸發(fā)器，它就成了一個(gè)普通的數(shù)據(jù)信號(hào)與同步復(fù)位不同，異步復(fù)位信號(hào)不僅出現(xiàn)在always語句中的條件判斷表達(dá)式中，同時(shí)也出現(xiàn)在敏感事件表達(dá)式中——只要復(fù)位信號(hào)有效，而不用管時(shí)鐘信號(hào)就可以實(shí)現(xiàn)復(fù)位。因?yàn)楫惒綇?fù)位、置位的D觸發(fā)器是目前絕大多數(shù)CPLD/FPGA中所固有的結(jié)構(gòu)，所以只要滿足基本的復(fù)位到輸出的時(shí)序要求，就可以實(shí)現(xiàn)復(fù)位異步復(fù)位一是有可能會(huì)產(chǎn)生亞穩(wěn)態(tài)的狀態(tài)，二是就是時(shí)序約束不好實(shí)現(xiàn)，三是綜合和布局布線軟件不好生成靜態(tài)時(shí)延分析報(bào)告。比較好的方式之一就是對(duì)復(fù)位信號(hào)進(jìn)行同步化后采用異步復(fù)位，其基本程序代碼如下所示。圖7–10同步復(fù)位邏輯電路圖圖7–11異步邏輯復(fù)位圖圖7–12同步復(fù)位異步釋放RTL線路圖7.3組合邏輯設(shè)計(jì)7.3.1鎖存器除非有必要，不建議在組合邏輯設(shè)計(jì)中使用鎖存器。一是鎖存器的使用有可能會(huì)出現(xiàn)潛在的競(jìng)爭(zhēng)冒險(xiǎn)；二是綜合工具對(duì)組合邏輯的優(yōu)化和綜合僅僅會(huì)對(duì)每一個(gè)輸入可能的值賦給輸出一個(gè)值，這就意味著事件控制表達(dá)式必須對(duì)每一個(gè)輸入都敏感，每一條活動(dòng)的路徑都必須給每個(gè)輸入賦予一個(gè)值。觀察例5~例9鎖存器產(chǎn)生的條件及解決方法，具體請(qǐng)參考源代碼設(shè)計(jì)7.3.2組合邏輯反饋環(huán)路組合邏輯反饋環(huán)路是數(shù)字同步邏輯設(shè)計(jì)中的一個(gè)大忌，它不僅有可能造成信號(hào)振蕩，產(chǎn)生毛刺，還會(huì)經(jīng)常引起時(shí)序違例，不能很好地進(jìn)行時(shí)序分析，進(jìn)而引起系統(tǒng)的不穩(wěn)定。圖7–13組合邏輯負(fù)反饋示意圖要避免組合邏輯反饋回路的出現(xiàn)，可以在圖7-13中的組合邏輯部門增加一級(jí)觸發(fā)器，或者直接更改設(shè)計(jì)。7.3.3脈沖產(chǎn)生電路數(shù)字脈沖產(chǎn)生電路的基本原理是利用信號(hào)經(jīng)過不同的路徑產(chǎn)生不同的延時(shí)而產(chǎn)生脈沖序列，這樣充分利用了邏輯緩沖的器件延時(shí)和布線延時(shí)，但是組合邏輯器件本身由于溫度、電壓等關(guān)系會(huì)造成延時(shí)的不確定，同時(shí)PCB布線方式不一樣，同樣會(huì)造成延時(shí)的不一致，因此這樣的脈沖產(chǎn)生電路的延時(shí)性和穩(wěn)定性都很差，并且這樣的脈沖產(chǎn)生電路也容易造成競(jìng)爭(zhēng)冒險(xiǎn)。圖7–14組合邏輯脈沖產(chǎn)生電路示意圖在CPLD/FPGA中，圖7-15是典型的脈沖產(chǎn)生電路方案之一——利用時(shí)序邏輯電路來實(shí)現(xiàn)。圖7–15正確的脈沖產(chǎn)生電路7.4時(shí)序邏輯設(shè)計(jì)7.4.1門控時(shí)鐘門控時(shí)鐘，是為了減少功耗而對(duì)時(shí)鐘采取的一種組合邏輯設(shè)計(jì)。通過屏蔽時(shí)鐘信號(hào)而使相關(guān)的時(shí)鐘所驅(qū)動(dòng)的整個(gè)邏輯不再發(fā)生翻轉(zhuǎn)，從而節(jié)省功耗。但是由于門控時(shí)鐘電路不同于同步電路，當(dāng)時(shí)鐘通過

“門”

時(shí)有可能會(huì)產(chǎn)生毛刺，并污染時(shí)鐘的斜率，增大時(shí)鐘的抖動(dòng)。因此在同步設(shè)計(jì)中盡量避免使用門控時(shí)鐘。7.4.2異步計(jì)數(shù)器異步計(jì)數(shù)器，也叫做行波計(jì)數(shù)器。它利用時(shí)鐘驅(qū)動(dòng)一組寄存器的第一個(gè)時(shí)鐘管腳，然后利用第一個(gè)時(shí)鐘的輸出驅(qū)動(dòng)第二個(gè)寄存器的時(shí)鐘管腳，級(jí)聯(lián)而下。它可以節(jié)省芯片的資源，但是不能很好地進(jìn)行靜態(tài)時(shí)延控制，從而帶來許多的時(shí)序問題，因此不建議采用。7.4.3次級(jí)時(shí)鐘的產(chǎn)生最簡(jiǎn)單的方式就是通過組合邏輯來進(jìn)行分頻，但是容易產(chǎn)生毛刺，而毛刺的產(chǎn)生必然會(huì)引起系統(tǒng)的錯(cuò)誤反映或者亞穩(wěn)態(tài)的產(chǎn)生，為了防止毛刺的產(chǎn)生或者過濾毛刺，解決方案之一就是插入寄存器。建議使用PLL/DLL來產(chǎn)生次級(jí)時(shí)鐘，這樣可以實(shí)現(xiàn)時(shí)鐘約束，確保時(shí)鐘的質(zhì)量，目前所有的FPGA以及最新的高端CPLD里面都內(nèi)置有PLL/DLL硬件模塊，可以自由調(diào)用，但是傳統(tǒng)的CPLD以及最新的低端CPLD里面沒有PLL/DLL模塊，因此時(shí)序約束要求嚴(yán)格的系統(tǒng)，不建議采用傳統(tǒng)的或者最新的低端CPLD進(jìn)行設(shè)計(jì)。7.4.4亞穩(wěn)態(tài)亞穩(wěn)態(tài)，其基本原因還是建立時(shí)間和保持時(shí)間的違例，亞穩(wěn)態(tài)大致有如下幾種表現(xiàn)：

Tco違例、

Voh/Vol和斜率違例、振蕩和小脈沖。圖7–16亞穩(wěn)態(tài)現(xiàn)象和正常的波形比較7.4.5實(shí)例7：Tco引起的亞穩(wěn)態(tài)分析圖7–17Tco產(chǎn)生亞穩(wěn)態(tài)模型圖如果三個(gè)寄存器都輸出正確值，就要求Q1輸出的值經(jīng)過各個(gè)組合邏輯的延時(shí)后還能夠滿足U2、U3、U4的建立時(shí)間的要求圖7–18合適的Tco所產(chǎn)生的波形示意圖如果Tco過大，觀察圖7-19，可以發(fā)現(xiàn)X信號(hào)在整個(gè)組合邏輯和U1上花費(fèi)的時(shí)間過多而造成建立時(shí)間不足，從而產(chǎn)生了亞穩(wěn)態(tài)。圖7–19Tco過大引起的亞穩(wěn)態(tài)示意圖更多的亞穩(wěn)態(tài)的描述說明可以參考各個(gè)具體的文檔，或者參考下面的鏈接。AN219from:/acrobat/applicatioI/Onnotes/AN219_1.pdf/items/0225-03.html

/sc/psheets/sdya006/sdya006.pdf

AN042from:/literature/an/an042.pdf7.5代碼風(fēng)格代碼風(fēng)格特別要注意如下幾個(gè)方面。代碼的注釋一定要簡(jiǎn)潔、明了，注釋量要豐富。代碼模塊設(shè)計(jì)要盡量避免在頂層文件中進(jìn)行過度的具體功能描述，同時(shí)也要避免分層過多。頂層一般只是模塊的例化和全局性信號(hào)的處理，這樣有利于增量設(shè)計(jì)。模塊的層次不要太深，推薦最好是三到四層左右。代碼需要緊扣CPLD/FPGA的硬件結(jié)構(gòu)。7.6實(shí)例8：信號(hào)消抖時(shí)的亞穩(wěn)態(tài)及解決方案最常見的有兩種：一種是采用RC濾波電路來實(shí)現(xiàn)；另外一種就是采用CPLD/FPGA或者ASIC來進(jìn)行編程濾波。圖7–20RC濾波電路示意圖圖7–21開關(guān)按下時(shí)未濾波的開關(guān)信號(hào)圖7–22開關(guān)釋放時(shí)未濾波的開關(guān)信號(hào)RC濾波電路的實(shí)際原理就是采用延時(shí)的策略忽略開關(guān)按下和釋放的瞬間，一直等到開關(guān)信號(hào)穩(wěn)定的時(shí)候進(jìn)行信號(hào)采用，這樣就避免了毛刺的影響，但是需要特別關(guān)注的是毛刺產(chǎn)生時(shí)間的長(zhǎng)短。圖7–23RC延時(shí)太短時(shí)RC電路輸出的波形圖7–24RC延時(shí)正常時(shí)RC電路輸出的波形圖7–25RC延時(shí)過大產(chǎn)生的亞穩(wěn)態(tài)波形圖一旦RC參數(shù)設(shè)置不當(dāng)RC濾波電路很容易產(chǎn)生亞穩(wěn)態(tài)的情況；另外電阻和電容很容易受到外界環(huán)境的影響而改變RC延時(shí)特性，RC延時(shí)就會(huì)產(chǎn)生漂移，同樣也可能產(chǎn)生亞穩(wěn)態(tài)的情況。如果不太嚴(yán)重，電路工程師可以在RC濾波電路后再增加一級(jí)斯密特觸發(fā)器進(jìn)行二次濾波，輸出的波形就會(huì)比較完善。采用CPLD/FPGA對(duì)信號(hào)進(jìn)行消抖，可以很好地