《電子系統(tǒng)設(shè)計(jì)自動(dòng)化》期末考試試題_第1頁
《電子系統(tǒng)設(shè)計(jì)自動(dòng)化》期末考試試題_第2頁
《電子系統(tǒng)設(shè)計(jì)自動(dòng)化》期末考試試題_第3頁
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文檔簡介

《電子系統(tǒng)設(shè)計(jì)自動(dòng)化》期末考試試題一填空題(每題2分,合計(jì)20分)1、一般把EDA技術(shù)的發(fā)展分為

、CAE和EDA三個(gè)階段,并進(jìn)一步向

方向發(fā)展。2.

VHDL的信號(hào)(SIGNAL)是一種數(shù)值容器,不僅可以容納

,也可以保持______。3.

VHDL的數(shù)據(jù)類型包括

、

、

。4.

層次化設(shè)計(jì)是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)子項(xiàng)目或若干個(gè)層次來完成的。先從底層的電路設(shè)計(jì)開始,然后在_______的設(shè)計(jì)中逐漸調(diào)用_______的設(shè)計(jì)結(jié)果,直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。5.

z<=xXORyAFTER5ns中的5ns指得是仿真延時(shí)中的______延時(shí),

z<=TRANSPORTxAFTER10ns中的10ns指得是_______

延時(shí)。6.

若在MAX+plusII集成環(huán)境下,執(zhí)行原理圖輸入設(shè)計(jì)法,應(yīng)選擇_______方式。7.

執(zhí)行MAX+plusII的“Timing

Analyzer”命令,可以_______設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。8.

VHDL語言可以把任意復(fù)雜的電路系統(tǒng)視作一個(gè)模塊,一個(gè)模塊可主要分為

和程序包、

、結(jié)構(gòu)體。9.

仿真也稱為__

_____,是對(duì)電路設(shè)計(jì)的一種間接的檢測方法。10.

以EDA方式實(shí)現(xiàn)的電路設(shè)計(jì)文件,最終可以編程下載到_______或_______芯片中,完成硬件設(shè)計(jì)和驗(yàn)證。二選

擇(每題2分,合計(jì)20分)1.將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來,并送入計(jì)算機(jī)的過程稱為(

)。(A)

設(shè)計(jì)輸入

(B)設(shè)計(jì)輸出

(C)仿真

(D)綜合2.一般把EDA技術(shù)的發(fā)展分(

)個(gè)階段。(A)

2

(B)3

(C)4

(D)53.AHDL屬于(

)描述語言。(A)

普通硬件

(B)行為

(C)高級(jí)

(D)低級(jí)4.VHDL屬于(

)描述語言。(A)

普通硬件

(B)行為

(C)高級(jí)

(D)低級(jí)5.包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等操作的過程稱為(

)。(A)

設(shè)計(jì)輸入

(B)設(shè)計(jì)處理

(C)功能仿真

(D)時(shí)序仿真6.在設(shè)計(jì)輸入完成之后,應(yīng)立即對(duì)設(shè)計(jì)文件進(jìn)行(

)。(A)

編輯

(B)編譯

(C)功能仿真

(D)時(shí)序仿真7.基于硬件描述語言HDL的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為(

)設(shè)計(jì)法。(A)

自低向上

(B)自頂向下

(C)積木式

(D)頂層8.在EDA工具中,能將硬件描述轉(zhuǎn)化為硬件電路的重要工具軟件為(

)。(A)

仿真器

(B)綜合器

(C)適配器

(D)下載器9.在EDA工具中,能完成在目標(biāo)學(xué)習(xí)臺(tái)器件上布局布線軟件稱為(

)。(A)

仿真器

(B)綜合器

(C)適配器

(D)下載器10.VHDL常用的庫是()標(biāo)準(zhǔn)庫。(A)

IEEE

(B)STD

(C)

WORK

(D)PACKAG三名詞解釋(每題4分合計(jì)20分)1.UART

2.HDL

3.IEEE

4.ASIC

5.LAB

四簡

答(每題5分,合計(jì)20分)1.傳統(tǒng)設(shè)計(jì)方法和EDA設(shè)計(jì)方法的主要的不同點(diǎn)?2.現(xiàn)代數(shù)字系統(tǒng)常用設(shè)計(jì)方法有哪些?3.說明VHDL語言中Signal與Variable的區(qū)別?4.PLD器件的編程模式可以分為哪兩大類。兩大類的特點(diǎn)是什么?五設(shè)計(jì)題

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