集成電路設計3-版圖設計課件

集成電路課程設計主講：余雋Tel:8470618411/24/20221集成電路課程設計主講：余雋Tel:8470618411/2第二章

CMOS集成電路設計中的基本概念1、原理圖2、版圖11/24/20222第二章1、原理圖11/23/20222junyudlut.版圖設計（物理層設計）硅芯片上的電阻？電容？電感？晶體管？連線？版圖設計的重要性：電路功能和性能的物理實現(xiàn)；布局、布線方案決定著芯片正常工作、面積、速度；經(jīng)驗很重要。版圖設計的目標：實現(xiàn)電路正確物理連接，芯片面積最小，性能優(yōu)化（連線總延遲最?。┌鎴D設計包括：基本元器件版圖設計；布局和布線；版圖檢驗與分析。11/24/20223版圖設計（物理層設計）硅芯片上的電阻？電容？電感？晶體管？連N阱BBCMOS集成電路基本工藝流程P型襯底N阱700mm1.2mm200nm6.5nm0.35mm薄氧有源區(qū)GSDGSDcontactvia注：為形成反型層溝道，P襯底通常接電路的最低電位(vss/gnd)。N阱通常接最高電位（vdd）。P襯底N阱單poly工藝11/24/20224N阱BBCMOS集成電路基本工藝流程P型襯底N阱700mmCMOS基本工藝中的層次P型襯底N阱導體：多晶硅、N+摻雜區(qū)、P+摻雜區(qū)、阱區(qū)；各金屬層；半導體：絕緣介質：各介質層（氧化硅，氮化硅）；版圖設計：充分利用各層特性來設計真實的元器件。11/24/20225CMOS基本工藝中的層次P型襯底N阱導體：多晶硅、N+摻雜區(qū)硅芯片上的電子世界--電阻電阻：具有穩(wěn)定的導電能力（半導體、導體）；薄膜電阻硅片厚度：百納米寬度：微米芯片上的電阻：薄膜電阻；11/24/20226硅芯片上的電子世界--電阻電阻：具有穩(wěn)定的導電能力（半導體、能與CMOS工藝兼容的電阻主要有四種：擴散電阻、多晶硅電阻、阱電阻、MOS電阻（1）多晶硅電阻最常用，結構簡單。在場氧（非薄氧區(qū)域）。P型襯底電阻的版圖設計多晶硅電阻（poly）輔助標志層：res_dum為什么電阻要做在場氧區(qū)？11/24/20227能與CMOS工藝兼容的電阻主要有四種：（1）多晶硅電阻P型襯P型襯底（2）擴散電阻在源漏擴散時形成，有N+擴散和P＋擴散電阻。在CMOSN阱工藝下，N+擴散電阻是做在PSUB上，P＋擴散是在N阱里。P型襯底N阱N+擴散電阻P+擴散電阻P+接地PN結反型隔離N+接電源PN結反型隔離11/24/20228P型襯底（2）擴散電阻P型襯底N阱N+擴散電阻P+擴散電阻PP型襯底（3）阱電阻阱電阻就是一N阱條，兩頭進行N+擴散以進行接觸。N阱阱電阻（N-Well）11/24/20229P型襯底（3）阱電阻N阱阱電阻（N-Well）11/23/（4）MOS電阻(有源電阻)利用MOS管的溝道電阻。所占的芯片面積要比其他電阻小的多，但它是一個非線性的電阻（電阻大小與端電壓有關）。柵極連接漏極，MOS管始終處于飽和區(qū)。IDSVTPVVGSIO(b)IDSVTNVVGSIO(a)DSG+-IVDVSGI+-11/24/202210（4）MOS電阻(有源電阻)柵極連接漏極，MOS管始終處于飽電阻版圖設計比例電阻的版圖結構需5K,10K,15K電阻，采用5K單位電阻：各層阻值不同，且電阻有一定的溫度和電壓特性對稱設計對稱更好層次方阻（歐/方）金屬60mW/多晶硅幾~上千W/N+/P+diffusion5W/N-well1kW/蛇形，meanderDummyresistor，匹配鄰近效應11/24/202211電阻版圖設計比例電阻的版圖結構各層阻值不同，且電阻有一定的溫11/24/20221211/23/202212硅片幾十微米硅芯片上的電子世界--電容電容：一對電極中間夾一層電介質的三明治結構；硅芯片上的薄膜電容：下電極：金屬或多晶硅氧化硅電介質上電極：金屬或多晶硅11/24/202213硅片幾十微米硅芯片上的電子世界--電容電容：一對電極中間夾一兩層導體夾一層絕緣體形成平板電容金屬-金屬（多層金屬工藝，MIM）金屬-多晶硅多晶硅-多晶硅（雙層多晶硅工藝,PIP）金屬-擴散區(qū)多晶硅-擴散區(qū)PN結電容MOS電容:多晶硅柵極與溝道（源/漏極）11/24/202214兩層導體夾一層絕緣體形成平板電容11/23/202214ju比例電容的版圖結構P型襯底C2=8C1平板電容輔助標志層：cap_dum11/24/202215比例電容的版圖結構P型襯底C2=8C1平板電容輔助標志層：c平板電容MIM結構，使用頂層金屬與其下一層金屬；下極板與襯底的寄生電容小；電容區(qū)的下方不要走線；精度好；PIP、MIP結構，傳統(tǒng)結構；第n-1層金屬MIM上電級第n層金屬鈍化層常見結構：MIM,PIP,MIP；11/24/202216平板電容MIM結構，使用頂層金屬與其下一層金屬；下極板與襯底多層平板電容（MIM）增加單位面積電容；精度高，匹配性好；側壁電容：單位面積電容值可比左邊的大；精度較高，匹配性較好；多層金屬制作的平板電容和側壁電容11/24/202217多層平板電容（MIM）側壁電容：多層金屬制作的平板電容和側壁MOS電容n+n+p-typebodyWLtoxpolysilicongateVGVS利用柵氧電容；面積小；非線性；有極性。旁路電容。0VTHVGSCGS強反型累積區(qū)11/24/202218MOS電容n+n+p-typebodyWLtoxpolys硅芯片上的電子世界--電感電感：纏繞的線圈；硅芯片上的薄膜電感：硅片幾十微米11/24/202219硅芯片上的電子世界--電感電感：纏繞的線圈；硅片幾十微米11電感版圖設計單匝線圈多匝螺旋型線圈多匝直角型線圈平面上的螺旋設計：直角螺旋電感的等效電路（忽略電阻時）耦合電容是嚴重的寄生參量，高頻下可能使電感呈容性。11/24/202220電感版圖設計單匝線圈多匝螺旋型線圈多匝直角型線圈平面上的關鍵尺寸與剖面圖D:邊長/直徑diameterW:線條寬度widthS:線條間隔spacing

betweenN:匝數(shù)numberofturnsP-siliconSubstrateOxideViaM1M2M2M3WSDN常采用頂層金屬作為線圈，因為它的方阻最小；中心由下一層金屬（或多晶硅）引出。11/24/202221關鍵尺寸與剖面圖D:邊長/直徑diameterP-sil硅芯片上的電子世界—晶體管二級管：pn結硅芯片上的二極管：P型襯底N阱11/24/202222硅芯片上的電子世界—晶體管二級管：pn結P型襯底N阱11/2CMOSN阱工藝中二極管結構有兩種，一是psub-nwell，另一個是sp-nwellP型襯底N阱P+P+N+PNpsub-nwellDiode直接做在襯底上P型端為襯底電位(vss/gnd)P型襯底N阱N+N+P+NPsp-nwellDiode做在阱里11/24/202223CMOSN阱工藝中二極管結構有兩種，一是psub-nwel硅芯片上的電子世界—晶體管三級管：pnp，npn硅芯片上的三極管：…….

P型襯底N阱P+P+N+11/24/202224硅芯片上的電子世界—晶體管三級管：pnp，npn…….P型襯底三極管的設計PNPN阱薄氧P+P+N+CMOS工藝下可以做雙極晶體管。以N阱工藝為例說明PNP,NPN如何形成。VPNP垂直PNP注：由于P襯底接最低電位vss/gnd因此，VPNP集電極也必須接vss/gnd

。CBE11/24/202225P型襯底三極管的設計PNPN阱薄氧P+P+N+CMOS工藝三極管的設計LPNP橫向PNP11/24/202226三極管的設計LPNP11/23/202226junyudluP型襯底三極管的設計NPNN阱薄氧N+N+P+在基本N阱CMOS工藝的基礎上再加一道工序，即在源漏擴散前加一摻雜的P型擴散層BP，就可以制作縱向NPN管，即VNPN。BPCBEVNPN垂直NPN11/24/202227P型襯底三極管的設計NPNN阱薄氧N+N+P+在基本N阱CM硅芯片上的電子世界—MOS管MOS管：金屬氧化物半導體硅芯片上的MOS管：幾十到幾百納米柵源漏基11/24/202228硅芯片上的電子世界—MOS管MOS管：金屬氧化物半導體幾十到CMOS的設計注：為形成反型層溝道，P襯底通常接電路的最低電位(vss/gnd)。N阱通常接最高電位（vdd）。P襯底柵極漏極源極基極柵極nmos漏極源極基極pmos11/24/202229CMOS的設計注：P襯底柵極漏極源極基極柵極nmos漏極源極硅芯片上的電子世界—引線引線：良好導電的線；硅芯片上的導線：鋁或銅薄膜；多晶硅薄膜。11/24/202230硅芯片上的電子世界—引線引線：良好導電的線；11/23/20硅芯片上的電子世界—引線引線：良好導電的線；硅芯片上的導線：鋁或銅薄膜；N阱P襯底淀積介質層開接觸孔淀積第一層金屬11/24/202231硅芯片上的電子世界—引線引線：良好導電的線；N阱P襯底淀積介硅芯片上的電子世界—引線硅芯片上的導線：鋁或銅薄膜；N阱P襯底淀積介質層開過孔淀積第二層金屬11/24/202232硅芯片上的電子世界—引線硅芯片上的導線：鋁或銅薄膜；N阱P襯版圖：描述電子元件以及引線的形狀、位置層次化；方塊圖形；與芯片加工工藝密切相關；芯片加工廠只需要版圖文件，不需要任何電路原理圖文件。11/24/202233版圖：描述電子元件以及引線的形狀、位置層次化；11/23/2如下的電路版圖設計，每層的版圖圖形？CMOS標準工藝的主要層次與掩膜版N阱P襯底11/24/202234如下的電路版圖設計，每層的版圖圖形？CMOS標準工藝的主要層P襯底N阱Mask1Nwell11/24/202235P襯底N阱Mask1Nwell11/23/2022P襯底N阱Mask1Nwell11/24/202236P襯底N阱Mask1Nwell11/23/2022N阱P襯底二氧化硅隔離Mask2Oxide11/24/202237N阱P襯底二氧化硅Mask2Oxide11/23/N阱P襯底二氧化硅隔離Mask2Oxide11/24/202238N阱P襯底二氧化硅Mask2Oxide11/23/N阱P襯底MOS器件的柵極柵極電介質層Mask3PolyG11/24/202239N阱P襯底MOS器件的柵極Mask3PolyG11N阱P襯底MOS器件的柵極柵極電介質層Mask3PolyG11/24/202240N阱P襯底MOS器件的柵極Mask3PolyG11N阱P襯底N+Mask4nplusN+N+11/24/202241N阱P襯底N+Mask4nplusN+N+11/2N阱P襯底N+Mask4nplusN+N+11/24/202242N阱P襯底N+Mask4nplusN+N+11/2N阱P襯底P+N+漏極源極基極柵極Mask5pplusN+11/24/202243N阱P襯底P+N+漏極源極基極柵極Mask5pplN阱P襯底P+N+漏極源極基極柵極Mask5pplusN+11/24/202244N阱P襯底P+N+漏極源極基極柵極Mask5pplN阱P襯底Mask6contact11/24/202245N阱P襯底Mask6contact11/23/20N阱P襯底Mask6contact11/24/202246N阱P襯底Mask6contact11/23/20N阱P襯底Mask7met111/24/202247N阱P襯底Mask7met111/23/20224N阱P襯底Mask7met111/24/202248N阱P襯底Mask7met111/23/20224N阱P襯底Mask8via111/24/202249N阱P襯底Mask8via111/23/20224N阱P襯底Mask8via111/24/202250N阱P襯底Mask8via111/23/20225N阱P襯底Mask9met211/24/202251N阱P襯底Mask9met211/23/20225N阱P襯底Mask9met211/24/202252N阱P襯底Mask9met211/23/20225Mask10pad鈍化層開焊盤孔11/24/202253Mask10pad鈍化層開焊盤孔11/23/202Mask10pad鈍化層11/24/202254Mask10pad鈍化層11/23/202254j版圖設計電子設計+繪圖藝術仔細設計，確保質量11/24/202255版圖設計電子設計+繪圖藝術11/23/202255junMOS管的版圖設計溝道長溝道寬當多晶硅穿過有源區(qū)時，就形成了一個管子。在圖中當多晶硅穿過N型有源區(qū)時，形成NMOS，當多晶硅穿過P型有源區(qū)時，形成PMOS。11/24/202256MOS管的版圖設計溝道長溝道寬當多晶硅穿過有MOS管的版圖設計N型有源區(qū)：P型有源區(qū)：薄氧區(qū)(oxide,TO,active)+N擴散區(qū)(Nimp，Ndiff)薄氧區(qū)+P擴散區(qū)(Pimp，Pdiff)+N阱(Nwell)當多晶硅穿過有源區(qū)時，就形成了一個管子。在圖中當多晶硅穿過N型有源區(qū)時，形成NMOS，當多晶硅穿過P型有源區(qū)時，形成PMOS。11/24/202257MOS管的版圖設計N型有源區(qū)：P型有源區(qū)：薄氧區(qū)(oxide大尺寸MOS管的版圖設計

大尺寸MOS管用于提供大電流或大功率的輸出，在集成電路的設計中使用非常廣泛。它們的版圖一般采用并聯(lián)晶體管結構。3um0.6um管子溝道長：溝道寬：0.6um9um管子溝道長：溝道寬：0.6um12um11/24/202258大尺寸MOS管的版圖設計3um0.6um管子溝道長：0.6一個寬溝道的MOS兩個短溝道的MOS折疊簡單的充分接觸的MOS寄生電容減小1/2寄生電阻RG減小到1/411/24/202259一個寬溝道的MOS兩個短溝道的MOS折疊簡單的充分接觸的MO漏區(qū)電容最小的“O”型晶體管11/24/202260漏區(qū)電容最小的“O”型晶體管11/23/202260juny靈活的版面設計11/24/202261靈活的版面設計11/23/202261junyudlut.e看版圖畫原理圖：NWellInOutVDDGNDInOutvddgnd倒相器11/24/202262看版圖畫原理圖：NWellInOutVDDGNDInOut大寬長比的非門11/24/202263大寬長比的非門11/23/202263junyudlut.eOutAOutVDDGNDBAvddgndOutBvddPMOS并聯(lián)NMOS串聯(lián)Out=A?

B共用有源區(qū)11/24/202264OutAOutVDDGNDBAvddgndOutBvddPVDDGNDAgndBvddgndOutOut=A?

B11/24/202265VDDGNDAgndBvddgndOutOut=A?X=C?(A+B)CABvddgndXvddABXCgnd11/24/202266X=C?(A+B)CABvddgndXvddABXC看下圖，它是什么器件，關鍵尺寸是多少？多晶硅薄氧4um25umN+金屬11/24/202267看下圖，它是什么器件，關鍵尺寸是多少？多晶硅薄氧4um25u多晶硅跨過N擴散區(qū)，所以它是NMOS;多晶硅薄氧4um25umN+溝道長：

溝道寬：金屬（電流從漏到源經(jīng)過的溝道長度）

（垂直于溝道的擴散區(qū)寬度/電流通道的寬度）DS125um

4um11/24/202268多晶硅跨過N擴散區(qū)，所以它是NMOS;多晶硅薄氧4um25uMOS管的版圖布局在版圖布局中必須考慮器件分布方式對電路性能的影響，通常盡量對稱布局。

器件個體或匹配體的版圖設計問題:需考慮形狀、方向、連接以及匹配器件在相對位置、方向等方面的問題。盡量通過版圖設計避免或減小工藝過程中引起的失配或/和誤差。采用小而多的接觸孔，并且接觸孔單元盡可能覆蓋溝道寬度。11/24/202269MOS管的版圖布局在版圖布局中必須考慮器件分布方式對電路性能謝謝！謝謝！集成電路課程設計主講：余雋Tel:8470618411/24/202271集成電路課程設計主講：余雋Tel:8470618411/2第二章

CMOS集成電路設計中的基本概念1、原理圖2、版圖11/24/202272第二章1、原理圖11/23/20222junyudlut.版圖設計（物理層設計）硅芯片上的電阻？電容？電感？晶體管？連線？版圖設計的重要性：電路功能和性能的物理實現(xiàn)；布局、布線方案決定著芯片正常工作、面積、速度；經(jīng)驗很重要。版圖設計的目標：實現(xiàn)電路正確物理連接，芯片面積最小，性能優(yōu)化（連線總延遲最?。┌鎴D設計包括：基本元器件版圖設計；布局和布線；版圖檢驗與分析。11/24/202273版圖設計（物理層設計）硅芯片上的電阻？電容？電感？晶體管？連N阱BBCMOS集成電路基本工藝流程P型襯底N阱700mm1.2mm200nm6.5nm0.35mm薄氧有源區(qū)GSDGSDcontactvia注：為形成反型層溝道，P襯底通常接電路的最低電位(vss/gnd)。N阱通常接最高電位（vdd）。P襯底N阱單poly工藝11/24/202274N阱BBCMOS集成電路基本工藝流程P型襯底N阱700mmCMOS基本工藝中的層次P型襯底N阱導體：多晶硅、N+摻雜區(qū)、P+摻雜區(qū)、阱區(qū)；各金屬層；半導體：絕緣介質：各介質層（氧化硅，氮化硅）；版圖設計：充分利用各層特性來設計真實的元器件。11/24/202275CMOS基本工藝中的層次P型襯底N阱導體：多晶硅、N+摻雜區(qū)硅芯片上的電子世界--電阻電阻：具有穩(wěn)定的導電能力（半導體、導體）；薄膜電阻硅片厚度：百納米寬度：微米芯片上的電阻：薄膜電阻；11/24/202276硅芯片上的電子世界--電阻電阻：具有穩(wěn)定的導電能力（半導體、能與CMOS工藝兼容的電阻主要有四種：擴散電阻、多晶硅電阻、阱電阻、MOS電阻（1）多晶硅電阻最常用，結構簡單。在場氧（非薄氧區(qū)域）。P型襯底電阻的版圖設計多晶硅電阻（poly）輔助標志層：res_dum為什么電阻要做在場氧區(qū)？11/24/202277能與CMOS工藝兼容的電阻主要有四種：（1）多晶硅電阻P型襯P型襯底（2）擴散電阻在源漏擴散時形成，有N+擴散和P＋擴散電阻。在CMOSN阱工藝下，N+擴散電阻是做在PSUB上，P＋擴散是在N阱里。P型襯底N阱N+擴散電阻P+擴散電阻P+接地PN結反型隔離N+接電源PN結反型隔離11/24/202278P型襯底（2）擴散電阻P型襯底N阱N+擴散電阻P+擴散電阻PP型襯底（3）阱電阻阱電阻就是一N阱條，兩頭進行N+擴散以進行接觸。N阱阱電阻（N-Well）11/24/202279P型襯底（3）阱電阻N阱阱電阻（N-Well）11/23/（4）MOS電阻(有源電阻)利用MOS管的溝道電阻。所占的芯片面積要比其他電阻小的多，但它是一個非線性的電阻（電阻大小與端電壓有關）。柵極連接漏極，MOS管始終處于飽和區(qū)。IDSVTPVVGSIO(b)IDSVTNVVGSIO(a)DSG+-IVDVSGI+-11/24/202280（4）MOS電阻(有源電阻)柵極連接漏極，MOS管始終處于飽電阻版圖設計比例電阻的版圖結構需5K,10K,15K電阻，采用5K單位電阻：各層阻值不同，且電阻有一定的溫度和電壓特性對稱設計對稱更好層次方阻（歐/方）金屬60mW/多晶硅幾~上千W/N+/P+diffusion5W/N-well1kW/蛇形，meanderDummyresistor，匹配鄰近效應11/24/202281電阻版圖設計比例電阻的版圖結構各層阻值不同，且電阻有一定的溫11/24/20228211/23/202212硅片幾十微米硅芯片上的電子世界--電容電容：一對電極中間夾一層電介質的三明治結構；硅芯片上的薄膜電容：下電極：金屬或多晶硅氧化硅電介質上電極：金屬或多晶硅11/24/202283硅片幾十微米硅芯片上的電子世界--電容電容：一對電極中間夾一兩層導體夾一層絕緣體形成平板電容金屬-金屬（多層金屬工藝，MIM）金屬-多晶硅多晶硅-多晶硅（雙層多晶硅工藝,PIP）金屬-擴散區(qū)多晶硅-擴散區(qū)PN結電容MOS電容:多晶硅柵極與溝道（源/漏極）11/24/202284兩層導體夾一層絕緣體形成平板電容11/23/202214ju比例電容的版圖結構P型襯底C2=8C1平板電容輔助標志層：cap_dum11/24/202285比例電容的版圖結構P型襯底C2=8C1平板電容輔助標志層：c平板電容MIM結構，使用頂層金屬與其下一層金屬；下極板與襯底的寄生電容小；電容區(qū)的下方不要走線；精度好；PIP、MIP結構，傳統(tǒng)結構；第n-1層金屬MIM上電級第n層金屬鈍化層常見結構：MIM,PIP,MIP；11/24/202286平板電容MIM結構，使用頂層金屬與其下一層金屬；下極板與襯底多層平板電容（MIM）增加單位面積電容；精度高，匹配性好；側壁電容：單位面積電容值可比左邊的大；精度較高，匹配性較好；多層金屬制作的平板電容和側壁電容11/24/202287多層平板電容（MIM）側壁電容：多層金屬制作的平板電容和側壁MOS電容n+n+p-typebodyWLtoxpolysilicongateVGVS利用柵氧電容；面積小；非線性；有極性。旁路電容。0VTHVGSCGS強反型累積區(qū)11/24/202288MOS電容n+n+p-typebodyWLtoxpolys硅芯片上的電子世界--電感電感：纏繞的線圈；硅芯片上的薄膜電感：硅片幾十微米11/24/202289硅芯片上的電子世界--電感電感：纏繞的線圈；硅片幾十微米11電感版圖設計單匝線圈多匝螺旋型線圈多匝直角型線圈平面上的螺旋設計：直角螺旋電感的等效電路（忽略電阻時）耦合電容是嚴重的寄生參量，高頻下可能使電感呈容性。11/24/202290電感版圖設計單匝線圈多匝螺旋型線圈多匝直角型線圈平面上的關鍵尺寸與剖面圖D:邊長/直徑diameterW:線條寬度widthS:線條間隔spacing

betweenN:匝數(shù)numberofturnsP-siliconSubstrateOxideViaM1M2M2M3WSDN常采用頂層金屬作為線圈，因為它的方阻最小；中心由下一層金屬（或多晶硅）引出。11/24/202291關鍵尺寸與剖面圖D:邊長/直徑diameterP-sil硅芯片上的電子世界—晶體管二級管：pn結硅芯片上的二極管：P型襯底N阱11/24/202292硅芯片上的電子世界—晶體管二級管：pn結P型襯底N阱11/2CMOSN阱工藝中二極管結構有兩種，一是psub-nwell，另一個是sp-nwellP型襯底N阱P+P+N+PNpsub-nwellDiode直接做在襯底上P型端為襯底電位(vss/gnd)P型襯底N阱N+N+P+NPsp-nwellDiode做在阱里11/24/202293CMOSN阱工藝中二極管結構有兩種，一是psub-nwel硅芯片上的電子世界—晶體管三級管：pnp，npn硅芯片上的三極管：…….

P型襯底N阱P+P+N+11/24/202294硅芯片上的電子世界—晶體管三級管：pnp，npn…….P型襯底三極管的設計PNPN阱薄氧P+P+N+CMOS工藝下可以做雙極晶體管。以N阱工藝為例說明PNP,NPN如何形成。VPNP垂直PNP注：由于P襯底接最低電位vss/gnd因此，VPNP集電極也必須接vss/gnd

。CBE11/24/202295P型襯底三極管的設計PNPN阱薄氧P+P+N+CMOS工藝三極管的設計LPNP橫向PNP11/24/202296三極管的設計LPNP11/23/202226junyudluP型襯底三極管的設計NPNN阱薄氧N+N+P+在基本N阱CMOS工藝的基礎上再加一道工序，即在源漏擴散前加一摻雜的P型擴散層BP，就可以制作縱向NPN管，即VNPN。BPCBEVNPN垂直NPN11/24/202297P型襯底三極管的設計NPNN阱薄氧N+N+P+在基本N阱CM硅芯片上的電子世界—MOS管MOS管：金屬氧化物半導體硅芯片上的MOS管：幾十到幾百納米柵源漏基11/24/202298硅芯片上的電子世界—MOS管MOS管：金屬氧化物半導體幾十到CMOS的設計注：為形成反型層溝道，P襯底通常接電路的最低電位(vss/gnd)。N阱通常接最高電位（vdd）。P襯底柵極漏極源極基極柵極nmos漏極源極基極pmos11/24/202299CMOS的設計注：P襯底柵極漏極源極基極柵極nmos漏極源極硅芯片上的電子世界—引線引線：良好導電的線；硅芯片上的導線：鋁或銅薄膜；多晶硅薄膜。11/24/2022100硅芯片上的電子世界—引線引線：良好導電的線；11/23/20硅芯片上的電子世界—引線引線：良好導電的線；硅芯片上的導線：鋁或銅薄膜；N阱P襯底淀積介質層開接觸孔淀積第一層金屬11/24/2022101硅芯片上的電子世界—引線引線：良好導電的線；N阱P襯底淀積介硅芯片上的電子世界—引線硅芯片上的導線：鋁或銅薄膜；N阱P襯底淀積介質層開過孔淀積第二層金屬11/24/2022102硅芯片上的電子世界—引線硅芯片上的導線：鋁或銅薄膜；N阱P襯版圖：描述電子元件以及引線的形狀、位置層次化；方塊圖形；與芯片加工工藝密切相關；芯片加工廠只需要版圖文件，不需要任何電路原理圖文件。11/24/2022103版圖：描述電子元件以及引線的形狀、位置層次化；11/23/2如下的電路版圖設計，每層的版圖圖形？CMOS標準工藝的主要層次與掩膜版N阱P襯底11/24/2022104如下的電路版圖設計，每層的版圖圖形？CMOS標準工藝的主要層P襯底N阱Mask1Nwell11/24/2022105P襯底N阱Mask1Nwell11/23/2022P襯底N阱Mask1Nwell11/24/2022106P襯底N阱Mask1Nwell11/23/2022N阱P襯底二氧化硅隔離Mask2Oxide11/24/2022107N阱P襯底二氧化硅Mask2Oxide11/23/N阱P襯底二氧化硅隔離Mask2Oxide11/24/2022108N阱P襯底二氧化硅Mask2Oxide11/23/N阱P襯底MOS器件的柵極柵極電介質層Mask3PolyG11/24/2022109N阱P襯底MOS器件的柵極Mask3PolyG11N阱P襯底MOS器件的柵極柵極電介質層Mask3PolyG11/24/2022110N阱P襯底MOS器件的柵極Mask3PolyG11N阱P襯底N+Mask4nplusN+N+11/24/2022111N阱P襯底N+Mask4nplusN+N+11/2N阱P襯底N+Mask4nplusN+N+11/24/2022112N阱P襯底N+Mask4nplusN+N+11/2N阱P襯底P+N+漏極源極基極柵極Mask5pplusN+11/24/2022113N阱P襯底P+N+漏極源極基極柵極Mask5pplN阱P襯底P+N+漏極源極基極柵極Mask5pplusN+11/24/2022114N阱P襯底P+N+漏極源極基極柵極Mask5pplN阱P襯底Mask6contact11/24/2022115N阱P襯底Mask6contact11/23/20N阱P襯底Mask6contact11/24/2022116N阱P襯底Mask6contact11/23/20N阱P襯底Mask7met111/24/2022117N阱P襯底Mask7met111/23/20224N阱P襯底Mask7met111/24/2022118N阱P襯底Mask7met111/23/20224N阱P襯底Mask8via111/24/2022119N阱P襯底Mask8via111/23/20224N阱P襯底Mask8via111/24/2022120N阱P襯底Mask8via111/23/20225N阱P襯底Mask9met211/24/2022121N阱P襯底Mask9met211/23/20225N阱P襯底Mask9met211/24/2022122N阱P襯底Mask9met211/23/20225Mask10pad鈍化層開焊盤孔11/24/2022123Mask10pad鈍化層開焊盤孔11/23/202Mask10pad鈍化層11/24/2022124Mask10pad鈍化層11/23/202254j版圖設計電子設計+繪圖藝術仔細設計，確保質量11/24/2022125版圖設計電子設計+繪圖藝術11/23/202255junMOS管的版圖設計溝道長溝道寬當多晶硅穿過有源區(qū)時，就形成了一個管子。在圖中當多晶硅穿過N型有源區(qū)時，形成NMOS，當多晶硅穿過P型有源區(qū)時，形成PMOS。