計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)課件

計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第三講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)3晶體二極管及其單方向?qū)щ娞匦酝ǔＧ闆r下，可把一些物體劃分成導(dǎo)體（雙向?qū)щ姡┖徒^緣體（不導(dǎo)電）兩大類(lèi)。在這兩類(lèi)物體的兩端有電壓存在時(shí)，會(huì)出現(xiàn)有電流流過(guò)或無(wú)電流流過(guò)物體的兩種不同情形。人們也可以制作出另外一類(lèi)物體，使其同時(shí)具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向，當(dāng)在一個(gè)方向上有正的電壓（例如0.7V）存在時(shí)，可以允許電流流過(guò)（如圖所示），此時(shí)該物體表現(xiàn)出導(dǎo)體的特性；而在相反的方向上施加一定大小的電壓時(shí)，該物體中不會(huì)產(chǎn)生電流，表現(xiàn)出絕緣體的特性，即該物體只能在單個(gè)方向上導(dǎo)電，這樣的物體被稱(chēng)為半導(dǎo)體。制作出的器件被稱(chēng)為二極管。電流i+-P13晶體二極管及其單方向?qū)щ娞匦酝ǔＧ闆r下，可把一4晶體三極管和反相器電路在半導(dǎo)體的基體上，經(jīng)過(guò)人工加工，可以生產(chǎn)出三極管，它類(lèi)似于2個(gè)背向相連接的二極管，有3個(gè)接線(xiàn)端，分別被稱(chēng)為集電極、基極和發(fā)射極，其特性是：基極發(fā)射極集電極+Vcc(+5V)接地輸入電平=0.7V,三級(jí)管導(dǎo)通，使輸出電平為0V；輸入電平=0V,三級(jí)管截止，使輸出電平>4V；這已經(jīng)構(gòu)成了反相器線(xiàn)路，完成邏輯取反功能。輸出輸入電阻電源+Vcc

P15晶體三極管和反相器電路在半導(dǎo)體的基體上，經(jīng)過(guò)人工加工5本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)6與非門(mén)和或非門(mén)+Vcc(+5V)接地輸出輸入1電源輸入2輸入2輸入1+Vcc(+5V)輸出電源與非門(mén)：2路輸入都高，輸出才為低；或非門(mén)：任何一路輸入為高，輸出都為低（原1個(gè)三極管變成串接的2個(gè)三極管）（原1個(gè)三極管變成并行的2個(gè)三極管）接地當(dāng)然，也可以制作并使用不帶反相功能的與門(mén)和或門(mén)電路。P17與非門(mén)和或非門(mén)+Vcc(+5V)接地輸出輸入1電源輸7邏輯運(yùn)算與數(shù)字邏輯電路數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)。最基本的邏輯電路：與門(mén)，或門(mén)，非門(mén)；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。最基本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，正好可以選用與門(mén)、或門(mén)、非門(mén)來(lái)加以實(shí)現(xiàn)。邏輯關(guān)系是可以采用數(shù)學(xué)公式來(lái)表示和運(yùn)算的，此數(shù)學(xué)工具就是布爾代數(shù)，又稱(chēng)邏輯代數(shù)。

例如，A=B*C+E*/F；A為輸出（運(yùn)算結(jié)果），B、C、E、F為輸入，*、+、/分別代表與、或、非運(yùn)算符；運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低。這一邏輯運(yùn)算功能，顯然可以用與門(mén)、或門(mén)、非門(mén)來(lái)實(shí)現(xiàn)。邏輯運(yùn)算與數(shù)字邏輯電路數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)8邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡諾圖表示，真值表表示，或者用線(xiàn)路邏輯圖表示。下圖是非門(mén)、與門(mén)、或門(mén)等的圖形符號(hào)：非門(mén)與門(mén)與非門(mén)或門(mén)或非門(mén)AXBABX000010100111ABX001011101110X=A?B

X=A?B

X=A+B

X=A+B

真值表XXXAAABBBAX邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡9真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系與門(mén)與非門(mén)ABABX000010100111ABX001011101110X=A?B

X=A?B

ABX用與邏輯寫(xiě)出真值表中每一橫行中輸出為1的邏輯表達(dá)式；用或邏輯匯總真值表中全部輸出為1的邏輯。不必理睬那些輸出為0的各行的內(nèi)容，它們已經(jīng)隱含在通過(guò)1、2兩步寫(xiě)出的表達(dá)式中。X=A*B+A*B+A*BX真值表P20真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系與門(mén)與非門(mén)ABAB10基本定理和常用公式，邏輯化簡(jiǎn)A+0=AA?0=0A+A=1A?A=0A+1=1A?1=AA+A=AA?A=AA+B=B+AA?B=B?AA=A(A+B)+C=A+(B+C)(A?B)?C=A?(B?C)A?(B+C)=A?B+A?CA+

B?C=(A+B)?(A+C)A+A?B=AA?(A+B)=AA+A?B=A+BA?(A+B)=A?BA?B=A+BA+B=A?B例如：A?B+A?B+A?B=A?(B+B)+A?B=A+A?B=A+B=A?BP23基本定理和常用公式，邏輯化簡(jiǎn)A+0=AA?0=11計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第四講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯和時(shí)序邏輯電路兩大類(lèi)別；也可以劃分為專(zhuān)用功能和通用功能電路兩大類(lèi)別。

組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的狀態(tài)，與過(guò)去的輸入信號(hào)的狀態(tài)無(wú)關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路；

時(shí)序邏輯電路的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件；從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供專(zhuān)用功能的器件，和高集成度的、現(xiàn)場(chǎng)可編程的通用功能電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件CPLD，包括門(mén)陣列器件FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路的功能，使用更方便和靈活。計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件，包括組13計(jì)算機(jī)中常用的邏輯電路專(zhuān)用功能電路加法器和算術(shù)邏輯單元譯碼器和編碼器數(shù)據(jù)選擇器觸發(fā)器和寄存器、計(jì)數(shù)器陣列邏輯電路存儲(chǔ)器芯片RAM和ROM通用陣列邏輯GAL復(fù)雜的可編程邏輯器件CPLD:MACH器件現(xiàn)場(chǎng)可編程門(mén)陣列FPGA器件計(jì)算機(jī)中常用的邏輯電路專(zhuān)用功能電路14本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)15基本邏輯門(mén)與門(mén)：SN74LS08或門(mén)：SN74LS32非門(mén)：SN74LS04

P27基本邏輯門(mén)與門(mén)：SN74LS08P2716三態(tài)門(mén)電路

三態(tài)門(mén)電路是一種最重要的總線(xiàn)接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開(kāi)路電路的輸出可以“線(xiàn)與”的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線(xiàn)的理想電路?！叭龖B(tài)”是指電路可以輸出正常的“0”或“1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)。為高阻態(tài)時(shí)，“0”和“1”的輸出極都截止，相當(dāng)于與所連接的線(xiàn)路斷開(kāi)，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。ABC/G1/G2G3總線(xiàn)例如，當(dāng)控制信號(hào)/G1為低電平，/G2和/G3為高電平時(shí)，三態(tài)門(mén)的輸入A被送到總線(xiàn)上，另外兩個(gè)三態(tài)門(mén)的輸出處于高阻態(tài)。

三態(tài)門(mén)電路三態(tài)門(mén)電路是一種最重要的總線(xiàn)接口電路，17三態(tài)門(mén)電路單向傳送：SN74LS240,SN74LS244雙向傳送：SN74LS245例：教學(xué)計(jì)算機(jī)中的總線(xiàn)邏輯設(shè)計(jì)與線(xiàn)路實(shí)現(xiàn)

P28三態(tài)門(mén)電路單向傳送：SN74LS240,SN7418加法器和算術(shù)邏輯單元加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是使用加法器電路完成的。一位的加法器可以完成對(duì)本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來(lái)的一個(gè)進(jìn)位信號(hào)的相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號(hào)。由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對(duì)多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)。若各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱(chēng)為串行進(jìn)位，當(dāng)加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速加法進(jìn)位信號(hào)的傳送速度考慮，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。乘除法運(yùn)算，也可以通過(guò)多次的循環(huán)迭代利用加法器完成。加法器和算術(shù)邏輯單元加法器是計(jì)算機(jī)中最常用的組合邏輯19計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如與運(yùn)算，或運(yùn)算等等。在計(jì)算機(jī)中，通常會(huì)把對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一起用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫(xiě)是ALU，用與、或、非門(mén)等電路實(shí)現(xiàn)，其設(shè)計(jì)過(guò)程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說(shuō)明，這些內(nèi)容是“數(shù)字邏輯和數(shù)字集成電路”的重點(diǎn)知識(shí)。多位的ALU不僅要產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果，還要給出結(jié)果的特征情況，例如算術(shù)運(yùn)算是否產(chǎn)生了向更高位的進(jìn)位，結(jié)果是否為零，結(jié)果的符號(hào)為正還是為負(fù)，是否溢出等；對(duì)邏輯運(yùn)算通常只能檢查結(jié)果是否為零，不存在進(jìn)位和溢出等問(wèn)題。要ALU運(yùn)算，就涉及選擇參加運(yùn)算的數(shù)據(jù)來(lái)源，要完成的運(yùn)算功能，結(jié)果的處置方案，特征位的保存等多方面的問(wèn)題。加法器和算術(shù)邏輯單元計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)20計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第五講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，它是以“與-或”門(mén)、“與-或-非”門(mén)實(shí)現(xiàn)的電路，在選擇信號(hào)的控制下，實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。在計(jì)算機(jī)中，按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一。例如，從多個(gè)寄存器中，選擇指定的一個(gè)寄存器中的內(nèi)容送到ALU的一個(gè)輸入端，選擇多個(gè)數(shù)據(jù)中的一個(gè)寫(xiě)入指定的寄存器，選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)行顯示等等。P30數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，它是以“與-或”門(mén)22譯碼器譯碼器電路，實(shí)現(xiàn)對(duì)n個(gè)輸入變量，給出2n個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對(duì)應(yīng)n個(gè)輸入變量的一個(gè)最小項(xiàng)。是否需要譯碼，通?？梢杂靡换驇讉€(gè)控制信號(hào)加以控制。譯碼器多用于處理從多個(gè)互斥信號(hào)中選擇其一的場(chǎng)合。

SN74LS138SN74LS139應(yīng)用舉例。P31譯碼器譯碼器電路，實(shí)現(xiàn)對(duì)n個(gè)輸入變量，給出2n23編碼器編碼器電路，通常實(shí)現(xiàn)把2n個(gè)輸入變量編碼成n個(gè)輸出信號(hào)的功能，可以處理2n個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷請(qǐng)求源信號(hào)到來(lái)時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷請(qǐng)求源所對(duì)應(yīng)的優(yōu)先級(jí)編碼。SN74LS148P33編碼器編碼器電路，通常實(shí)現(xiàn)把2n個(gè)輸入變量編碼成24本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)25R-S觸發(fā)器觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡(jiǎn)單的可以由兩個(gè)交叉耦合的“與非”門(mén)組成的R-S觸發(fā)器，2個(gè)輸出分別為Q和/Q，兩路輸入分別為R和S。與非與非當(dāng)R為低電平，S為高電平時(shí)，會(huì)使/Q變?yōu)楦唠娖?，此時(shí)Q定變成低電平，在R恢復(fù)為高電平后，Q和/Q將保持不變，即記憶了本次變化。當(dāng)S為低電平，R為高電平時(shí)，會(huì)使Q變?yōu)楦唠娖?，此時(shí)/Q定變成低電平，在S恢復(fù)為高電平后，Q和/Q也將保持不變，這是R-S觸發(fā)器。Q/QRS/QQP36R-S觸發(fā)器觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能26D型觸發(fā)器前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入R和S不能同時(shí)為低電平，而且R、S和D在觸發(fā)器寫(xiě)入期間應(yīng)保持不變，否則產(chǎn)生操作錯(cuò)誤。另外一種由3個(gè)基本觸發(fā)器構(gòu)成的是D型觸發(fā)器，它屬于邊沿觸發(fā)方式。輸入信號(hào)D在觸發(fā)脈沖CP的正跳變沿期間被寫(xiě)入觸發(fā)器，其它時(shí)間D的變化不會(huì)影響觸發(fā)器的狀態(tài)。與非1與非2與非4與非6與非3與非5/RD/SDQCP/QDD型觸發(fā)器又被稱(chēng)為延時(shí)觸發(fā)器，常用于構(gòu)建寄存器，移位寄存器，計(jì)數(shù)器等部件。輸入信號(hào)/SD和

/RD用于觸發(fā)器的清0和置1操作。P37D型觸發(fā)器前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入27寄存器、計(jì)數(shù)器寄存器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，通常多選用多個(gè)并行操作的D觸發(fā)器或鎖存器組成。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱(chēng)為寄存器的位數(shù)，例如4位、8位等；從使用的角度，還可以通過(guò)另外幾個(gè)控制信號(hào)，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清0寄存器內(nèi)容的功能。移位寄存器還多出了左右移位操作的功能。計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類(lèi)，其中同步計(jì)數(shù)器線(xiàn)路略復(fù)雜但性能更好，用于脈沖分頻和需要計(jì)數(shù)的場(chǎng)合，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。P39寄存器、計(jì)數(shù)器寄存器是計(jì)算機(jī)中的重要部件，用于暫存指28本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)29陣列邏輯電路陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件，它占用芯片面積小，成品率高，用戶(hù)可編程，使用靈活。陣列邏輯電路包括存儲(chǔ)器(RAM,ROM)，可編程邏輯陣列(PLA)，可編程陣列邏輯(PAL)，通用陣列邏輯(GAL)，可編程門(mén)陣列(PGA)，可編程宏單元陣列(PMA)等多種類(lèi)型。除了RAM和ROM之外，其它幾種電路統(tǒng)稱(chēng)可編程邏輯器件(programmablelogicdevices，PLD)，教學(xué)計(jì)算機(jī)中用得最多的是GAL20V8和高集成度的多PAL(AMD公司的MACH-4產(chǎn)品)芯片，將在后續(xù)部分進(jìn)一步介紹，它們可以實(shí)現(xiàn)組合邏輯電路或者時(shí)序邏輯電路的功能，都由“與”和“或”兩級(jí)陣列組成。陣列邏輯電路陣列邏輯電路是指邏輯元件在硅芯片上以陣列30存儲(chǔ)器芯片RAM和ROMRAM和ROM是典型的陣列邏輯電路，都由“與”和“或”兩級(jí)陣列組成，其中的與陣列組成地址譯碼器，它給出全部地址輸入的最小項(xiàng)，用戶(hù)不可編程，用于選擇被讀寫(xiě)的存儲(chǔ)器單元，或陣列組成存儲(chǔ)體，保存寫(xiě)入存儲(chǔ)器中的內(nèi)容。RAM和ROM的區(qū)別：前者對(duì)或陣列中的內(nèi)容可以讀寫(xiě)，后者或陣列中的內(nèi)容主要用于讀出，對(duì)寫(xiě)操作可能不支持，或者需經(jīng)過(guò)特殊的辦法才能執(zhí)行。有關(guān)存儲(chǔ)器芯片的知識(shí)，將在介紹存儲(chǔ)器的章節(jié)中重點(diǎn)講解，無(wú)需在這里的線(xiàn)路部分多加說(shuō)明，而后面的GAL20V8、MACH-4和FPGA器件的有關(guān)知識(shí)不屬于本課程的重點(diǎn)內(nèi)容，需在這里多說(shuō)幾句。存儲(chǔ)器芯片RAM和ROMRAM和ROM是典型的31通用陣列邏輯GAL通用陣列邏輯(genericarraylogic，GAL)器件，是一種可用電擦出、現(xiàn)場(chǎng)可重復(fù)編程、使用靈活的簡(jiǎn)單PLD。它的內(nèi)部結(jié)構(gòu)包括：輸入門(mén)，輸出三態(tài)門(mén)，與門(mén)陣列，輸出邏輯宏單元(內(nèi)含或陣列)，從輸出反饋到輸入的控制門(mén)等。GAL20V8器件最多支持20個(gè)輸入引腳、8個(gè)輸出引腳，支持組合邏輯和時(shí)序邏輯兩種運(yùn)行方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密保護(hù)。在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能，用于實(shí)現(xiàn)內(nèi)容經(jīng)常需要變化的時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線(xiàn)路部分，特別適用于實(shí)現(xiàn)由“與-或”兩級(jí)邏輯完成的線(xiàn)路功能。在實(shí)驗(yàn)指導(dǎo)書(shū)中對(duì)該器件使用方法有更多說(shuō)明。在適應(yīng)變換設(shè)計(jì)、減少器件類(lèi)型和數(shù)量等方面效果明顯。通用陣列邏輯GAL通用陣列邏輯(generica32復(fù)雜的可編程邏輯器件CPLD:MACH器件MACH(macroarrayCMOShigh-density)是一種復(fù)雜的、電可擦出的、現(xiàn)場(chǎng)可編程邏輯器件CPLD。它的內(nèi)部結(jié)構(gòu)由多個(gè)PAL塊和一個(gè)中央開(kāi)關(guān)矩陣互連而成。每個(gè)PAL塊內(nèi)又含多個(gè)宏單元（輸出宏單元和隱埋宏單元），中央開(kāi)關(guān)矩陣為多個(gè)PAL塊的信號(hào)輸入和塊間通信提供通路。在實(shí)驗(yàn)指導(dǎo)書(shū)中對(duì)該器件結(jié)構(gòu)有更詳細(xì)地介紹。與GAL20V8芯片相比，MACH有更多的輸入輸出引腳和更多的宏單元，支持的邏輯功能更加強(qiáng)大，使用更加方便，還支持在線(xiàn)編程寫(xiě)入。在教學(xué)計(jì)算機(jī)中，主要作為組合邏輯控制器的時(shí)序控制信號(hào)形成部件，用于提供基本指令用到的全部控制信號(hào)。用現(xiàn)場(chǎng)可編程邏輯器件CPLD實(shí)現(xiàn)組合邏輯控制器是非常方便和有效的，對(duì)理解數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化的知識(shí)也很有用。復(fù)雜的可編程邏輯器件CPLD:MACH器件MACH33可在線(xiàn)編程門(mén)陣列器件FPGA這是一種與PLD器件在內(nèi)部結(jié)構(gòu)、功能特性方面都不相同的器件。其內(nèi)部由許多個(gè)獨(dú)立的可編程邏輯模塊CLB、輸入輸出模塊IOB和互連資源IR3部分組成。

與IOB連接的輸入輸出引腳更多，大部分入出引腳支持三態(tài)邏輯，極性可控，可指定用于輸入或輸出；

每一個(gè)CLB的內(nèi)部都包含一些組合邏輯電路和1或2個(gè)觸發(fā)器電路，能編程實(shí)現(xiàn)不同的組合、時(shí)序邏輯線(xiàn)路功能。

內(nèi)部互連資源由金屬線(xiàn)、開(kāi)關(guān)陣列和可編程連接點(diǎn)組成，用于連接眾多的CLB和IOB，以構(gòu)成不同的復(fù)雜系統(tǒng)。FPGA芯片的工作狀態(tài)（提供的邏輯功能）是由芯片內(nèi)的編程數(shù)據(jù)存儲(chǔ)器的內(nèi)容決定的，這些數(shù)據(jù)要存在片外的EPROM器件中，每次重新加電后，將其裝入到編程數(shù)據(jù)存儲(chǔ)器中。FPGA芯片集成度更高，功能更強(qiáng)大，但對(duì)決定內(nèi)部功能的數(shù)據(jù)不能加密，各信號(hào)的延遲時(shí)間不是固定的，需要注意?？捎眠x用FPGA芯片實(shí)現(xiàn)簡(jiǎn)單一點(diǎn)的CPU的功能。可在線(xiàn)編程門(mén)陣列器件FPGA這是一種與PLD器件34計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第三講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)37晶體二極管及其單方向?qū)щ娞匦酝ǔＧ闆r下，可把一些物體劃分成導(dǎo)體（雙向?qū)щ姡┖徒^緣體（不導(dǎo)電）兩大類(lèi)。在這兩類(lèi)物體的兩端有電壓存在時(shí)，會(huì)出現(xiàn)有電流流過(guò)或無(wú)電流流過(guò)物體的兩種不同情形。人們也可以制作出另外一類(lèi)物體，使其同時(shí)具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向，當(dāng)在一個(gè)方向上有正的電壓（例如0.7V）存在時(shí)，可以允許電流流過(guò)（如圖所示），此時(shí)該物體表現(xiàn)出導(dǎo)體的特性；而在相反的方向上施加一定大小的電壓時(shí)，該物體中不會(huì)產(chǎn)生電流，表現(xiàn)出絕緣體的特性，即該物體只能在單個(gè)方向上導(dǎo)電，這樣的物體被稱(chēng)為半導(dǎo)體。制作出的器件被稱(chēng)為二極管。電流i+-P13晶體二極管及其單方向?qū)щ娞匦酝ǔＧ闆r下，可把一38晶體三極管和反相器電路在半導(dǎo)體的基體上，經(jīng)過(guò)人工加工，可以生產(chǎn)出三極管，它類(lèi)似于2個(gè)背向相連接的二極管，有3個(gè)接線(xiàn)端，分別被稱(chēng)為集電極、基極和發(fā)射極，其特性是：基極發(fā)射極集電極+Vcc(+5V)接地輸入電平=0.7V,三級(jí)管導(dǎo)通，使輸出電平為0V；輸入電平=0V,三級(jí)管截止，使輸出電平>4V；這已經(jīng)構(gòu)成了反相器線(xiàn)路，完成邏輯取反功能。輸出輸入電阻電源+Vcc

P15晶體三極管和反相器電路在半導(dǎo)體的基體上，經(jīng)過(guò)人工加工39本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)40與非門(mén)和或非門(mén)+Vcc(+5V)接地輸出輸入1電源輸入2輸入2輸入1+Vcc(+5V)輸出電源與非門(mén)：2路輸入都高，輸出才為低；或非門(mén)：任何一路輸入為高，輸出都為低（原1個(gè)三極管變成串接的2個(gè)三極管）（原1個(gè)三極管變成并行的2個(gè)三極管）接地當(dāng)然，也可以制作并使用不帶反相功能的與門(mén)和或門(mén)電路。P17與非門(mén)和或非門(mén)+Vcc(+5V)接地輸出輸入1電源輸41邏輯運(yùn)算與數(shù)字邏輯電路數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)。最基本的邏輯電路：與門(mén)，或門(mén)，非門(mén)；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。最基本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，正好可以選用與門(mén)、或門(mén)、非門(mén)來(lái)加以實(shí)現(xiàn)。邏輯關(guān)系是可以采用數(shù)學(xué)公式來(lái)表示和運(yùn)算的，此數(shù)學(xué)工具就是布爾代數(shù)，又稱(chēng)邏輯代數(shù)。

例如，A=B*C+E*/F；A為輸出（運(yùn)算結(jié)果），B、C、E、F為輸入，*、+、/分別代表與、或、非運(yùn)算符；運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低。這一邏輯運(yùn)算功能，顯然可以用與門(mén)、或門(mén)、非門(mén)來(lái)實(shí)現(xiàn)。邏輯運(yùn)算與數(shù)字邏輯電路數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)42邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡諾圖表示，真值表表示，或者用線(xiàn)路邏輯圖表示。下圖是非門(mén)、與門(mén)、或門(mén)等的圖形符號(hào)：非門(mén)與門(mén)與非門(mén)或門(mén)或非門(mén)AXBABX000010100111ABX001011101110X=A?B

X=A?B

X=A+B

X=A+B

真值表XXXAAABBBAX邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡43真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系與門(mén)與非門(mén)ABABX000010100111ABX001011101110X=A?B

X=A?B

ABX用與邏輯寫(xiě)出真值表中每一橫行中輸出為1的邏輯表達(dá)式；用或邏輯匯總真值表中全部輸出為1的邏輯。不必理睬那些輸出為0的各行的內(nèi)容，它們已經(jīng)隱含在通過(guò)1、2兩步寫(xiě)出的表達(dá)式中。X=A*B+A*B+A*BX真值表P20真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系與門(mén)與非門(mén)ABAB44基本定理和常用公式，邏輯化簡(jiǎn)A+0=AA?0=0A+A=1A?A=0A+1=1A?1=AA+A=AA?A=AA+B=B+AA?B=B?AA=A(A+B)+C=A+(B+C)(A?B)?C=A?(B?C)A?(B+C)=A?B+A?CA+

B?C=(A+B)?(A+C)A+A?B=AA?(A+B)=AA+A?B=A+BA?(A+B)=A?BA?B=A+BA+B=A?B例如：A?B+A?B+A?B=A?(B+B)+A?B=A+A?B=A+B=A?BP23基本定理和常用公式，邏輯化簡(jiǎn)A+0=AA?0=45計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第四講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯和時(shí)序邏輯電路兩大類(lèi)別；也可以劃分為專(zhuān)用功能和通用功能電路兩大類(lèi)別。

組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的狀態(tài)，與過(guò)去的輸入信號(hào)的狀態(tài)無(wú)關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路；

時(shí)序邏輯電路的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件；從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供專(zhuān)用功能的器件，和高集成度的、現(xiàn)場(chǎng)可編程的通用功能電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件CPLD，包括門(mén)陣列器件FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路的功能，使用更方便和靈活。計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件，包括組47計(jì)算機(jī)中常用的邏輯電路專(zhuān)用功能電路加法器和算術(shù)邏輯單元譯碼器和編碼器數(shù)據(jù)選擇器觸發(fā)器和寄存器、計(jì)數(shù)器陣列邏輯電路存儲(chǔ)器芯片RAM和ROM通用陣列邏輯GAL復(fù)雜的可編程邏輯器件CPLD:MACH器件現(xiàn)場(chǎng)可編程門(mén)陣列FPGA器件計(jì)算機(jī)中常用的邏輯電路專(zhuān)用功能電路48本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)49基本邏輯門(mén)與門(mén)：SN74LS08或門(mén)：SN74LS32非門(mén)：SN74LS04

P27基本邏輯門(mén)與門(mén)：SN74LS08P2750三態(tài)門(mén)電路

三態(tài)門(mén)電路是一種最重要的總線(xiàn)接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開(kāi)路電路的輸出可以“線(xiàn)與”的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線(xiàn)的理想電路。“三態(tài)”是指電路可以輸出正常的“0”或“1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)。為高阻態(tài)時(shí)，“0”和“1”的輸出極都截止，相當(dāng)于與所連接的線(xiàn)路斷開(kāi)，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。ABC/G1/G2G3總線(xiàn)例如，當(dāng)控制信號(hào)/G1為低電平，/G2和/G3為高電平時(shí)，三態(tài)門(mén)的輸入A被送到總線(xiàn)上，另外兩個(gè)三態(tài)門(mén)的輸出處于高阻態(tài)。

三態(tài)門(mén)電路三態(tài)門(mén)電路是一種最重要的總線(xiàn)接口電路，51三態(tài)門(mén)電路單向傳送：SN74LS240,SN74LS244雙向傳送：SN74LS245例：教學(xué)計(jì)算機(jī)中的總線(xiàn)邏輯設(shè)計(jì)與線(xiàn)路實(shí)現(xiàn)

P28三態(tài)門(mén)電路單向傳送：SN74LS240,SN7452加法器和算術(shù)邏輯單元加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是使用加法器電路完成的。一位的加法器可以完成對(duì)本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來(lái)的一個(gè)進(jìn)位信號(hào)的相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號(hào)。由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對(duì)多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)。若各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱(chēng)為串行進(jìn)位，當(dāng)加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速加法進(jìn)位信號(hào)的傳送速度考慮，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。乘除法運(yùn)算，也可以通過(guò)多次的循環(huán)迭代利用加法器完成。加法器和算術(shù)邏輯單元加法器是計(jì)算機(jī)中最常用的組合邏輯53計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如與運(yùn)算，或運(yùn)算等等。在計(jì)算機(jī)中，通常會(huì)把對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一起用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫(xiě)是ALU，用與、或、非門(mén)等電路實(shí)現(xiàn)，其設(shè)計(jì)過(guò)程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說(shuō)明，這些內(nèi)容是“數(shù)字邏輯和數(shù)字集成電路”的重點(diǎn)知識(shí)。多位的ALU不僅要產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果，還要給出結(jié)果的特征情況，例如算術(shù)運(yùn)算是否產(chǎn)生了向更高位的進(jìn)位，結(jié)果是否為零，結(jié)果的符號(hào)為正還是為負(fù)，是否溢出等；對(duì)邏輯運(yùn)算通常只能檢查結(jié)果是否為零，不存在進(jìn)位和溢出等問(wèn)題。要ALU運(yùn)算，就涉及選擇參加運(yùn)算的數(shù)據(jù)來(lái)源，要完成的運(yùn)算功能，結(jié)果的處置方案，特征位的保存等多方面的問(wèn)題。加法器和算術(shù)邏輯單元計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)54計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)第五講主講教師：趙宏偉學(xué)時(shí)：64計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，它是以“與-或”門(mén)、“與-或-非”門(mén)實(shí)現(xiàn)的電路，在選擇信號(hào)的控制下，實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。在計(jì)算機(jī)中，按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一。例如，從多個(gè)寄存器中，選擇指定的一個(gè)寄存器中的內(nèi)容送到ALU的一個(gè)輸入端，選擇多個(gè)數(shù)據(jù)中的一個(gè)寫(xiě)入指定的寄存器，選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)行顯示等等。P30數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，它是以“與-或”門(mén)56譯碼器譯碼器電路，實(shí)現(xiàn)對(duì)n個(gè)輸入變量，給出2n個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對(duì)應(yīng)n個(gè)輸入變量的一個(gè)最小項(xiàng)。是否需要譯碼，通?？梢杂靡换驇讉€(gè)控制信號(hào)加以控制。譯碼器多用于處理從多個(gè)互斥信號(hào)中選擇其一的場(chǎng)合。

SN74LS138SN74LS139應(yīng)用舉例。P31譯碼器譯碼器電路，實(shí)現(xiàn)對(duì)n個(gè)輸入變量，給出2n57編碼器編碼器電路，通常實(shí)現(xiàn)把2n個(gè)輸入變量編碼成n個(gè)輸出信號(hào)的功能，可以處理2n個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷請(qǐng)求源信號(hào)到來(lái)時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷請(qǐng)求源所對(duì)應(yīng)的優(yōu)先級(jí)編碼。SN74LS148P33編碼器編碼器電路，通常實(shí)現(xiàn)把2n個(gè)輸入變量編碼成58本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)59R-S觸發(fā)器觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡(jiǎn)單的可以由兩個(gè)交叉耦合的“與非”門(mén)組成的R-S觸發(fā)器，2個(gè)輸出分別為Q和/Q，兩路輸入分別為R和S。與非與非當(dāng)R為低電平，S為高電平時(shí)，會(huì)使/Q變?yōu)楦唠娖?，此時(shí)Q定變成低電平，在R恢復(fù)為高電平后，Q和/Q將保持不變，即記憶了本次變化。當(dāng)S為低電平，R為高電平時(shí)，會(huì)使Q變?yōu)楦唠娖剑藭r(shí)/Q定變成低電平，在S恢復(fù)為高電平后，Q和/Q也將保持不變，這是R-S觸發(fā)器。Q/QRS/QQP36R-S觸發(fā)器觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能60D型觸發(fā)器前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入R和S不能同時(shí)為低電平，而且R、S和D在觸發(fā)器寫(xiě)入期間應(yīng)保持不變，否則產(chǎn)生操作錯(cuò)誤。另外一種由3個(gè)基本觸發(fā)器構(gòu)成的是D型觸發(fā)器，它屬于邊沿觸發(fā)方式。輸入信號(hào)D在觸發(fā)脈沖CP的正跳變沿期間被寫(xiě)入觸發(fā)器，其它時(shí)間D的變化不會(huì)影響觸發(fā)器的狀態(tài)。與非1與非2與非4與非6與非3與非5/RD/SDQCP/QDD型觸發(fā)器又被稱(chēng)為延時(shí)觸發(fā)器，常用于構(gòu)建寄存器，移位寄存器，計(jì)數(shù)器等部件。輸入信號(hào)/SD和

/RD用于觸發(fā)器的清0和置1操作。P37D型觸發(fā)器前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入61寄存器、計(jì)數(shù)器寄存器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，通常多選用多個(gè)并行操作的D觸發(fā)器或鎖存器組成。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱(chēng)為寄存器的位數(shù)，例如4位、8位等；從使用的角度，還可以通過(guò)另外幾個(gè)控制信號(hào)，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清0寄存器內(nèi)容的功能。移位寄存器還多出了左右移位操作的功能。計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類(lèi)，其中同步計(jì)數(shù)器線(xiàn)路略復(fù)雜但性能更好，用于脈沖分頻和需要計(jì)數(shù)的場(chǎng)合，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。P39寄存器、計(jì)數(shù)器寄存器是計(jì)算機(jī)中的重要部件，用于暫存指62本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場(chǎng)可編程器件及其應(yīng)用本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)63陣列邏輯電路陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件，它占用芯片面積小，成品率高，用戶(hù)可編程，使用靈活。陣列邏輯電路包括存儲(chǔ)器(RAM,ROM)，可編程邏輯陣列(PLA)，可編程陣列邏輯(PAL)，通用陣列邏輯(GAL)，可編程門(mén)陣列(PGA)，可編程宏單元陣列(PMA)等多種類(lèi)型。除了RAM和ROM之外，其它幾種電路統(tǒng)稱(chēng)可編程邏輯器件(programmablelogicdevices，PLD)，教學(xué)計(jì)算機(jī)中用得最多