EDA第章LD硬件特性與編程技術(shù)3

EDA技術(shù)與VHDL

第2章PLD硬件特性與編程技術(shù)

KX康芯科技2.1PLD概述圖2-1基本PLD器件的原理結(jié)構(gòu)圖

2.1.1PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復雜功能模塊的SoPC20世紀70年代

20世紀70年代末

20世紀80年代初

20世紀80年代中期

20世紀80年代末

進入20世紀90年代后

2.1PLD概述

2.1.2PLD的分類圖2-2按集成度(PLD)分類

2.1PLD概述

2.1.2PLD的分類1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。稱為紫外線擦除電可編程邏輯器件

。

4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

2.1PLD概述

從編程工藝上劃分:2.2低密度PLD可編程原理

2.2.1電路符號表示圖2-3常用邏輯門符號與現(xiàn)有國標符號的對照

2.2.1電路符號表示

圖2-4PLD的互補緩沖器

圖2-5PLD的互補輸入

圖2-6PLD中與陣列表示

圖2-7PLD中或陣列的表示圖2-8陣列線連接表示

2.2.2PROM圖2-9PROM基本結(jié)構(gòu)

2.2低密度PLD可編程原理

2.2.2PROMPROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是：

2.2低密度PLD可編程原理

2.2.2PROM2.2低密度PLD可編程原理

……...…2.2.2PROM圖2-10PROM的邏邏輯輯陣陣列列結(jié)結(jié)構(gòu)構(gòu)2.2低低密密度度PLD可可編編程程原原理理2.2.2PROM圖2-11PROM表達達的的PLD陣列列圖圖2.2低低密密度度PLD可可編編程程原原理理2.2.2PROM圖2-12用PROM完成成半半加加器器邏邏輯輯陣陣列列2.2低低密密度度PLD可可編編程程原原理理2.2.3PLA圖2-13PLA邏輯輯陣陣列列示示意意圖圖2.2低低密密度度PLD可可編編程程原原理理2.2.3PLA圖2-14PLA與PROM的比比較較2.2低低密密度度PLD可可編編程程原原理理2.2.4PAL圖2-15PAL結(jié)構(gòu)構(gòu)圖2-16PAL的常常用用表表示示2.2低低密密度度PLD可可編編程程原原理理圖2-17一種種PAL16V8的部部分分結(jié)結(jié)構(gòu)構(gòu)圖圖2.2.5GAL2.2低低密密度度PLD可可編編程程原原理理GAL即即通通用用陣陣列列邏邏輯輯器器件件，，首首次次在在PLD上上采采用用了了EEPROM工工藝藝，，使使得得GAL具具有有電電可可擦擦除除重重復復編編程程的的特特點點，，徹徹底底解解決決了了熔熔絲絲型型可可編編程程器器件件的的一一次次可可編編程程問問題題。。GAL在在““與與-或或””陣陣列列結(jié)結(jié)構(gòu)構(gòu)上上沿沿用用了了PAL的的與與陣陣列列可可編編程程、、或或陣陣列列固固定定的的結(jié)結(jié)構(gòu)構(gòu)，，但但對對PAL的的輸輸出出I/O結(jié)結(jié)構(gòu)構(gòu)進進行行了了較較大大的的改改進進，，在在GAL的的輸輸出出部部分分增增加加了了輸輸出出邏邏輯輯宏宏單單元元OLMC(OutputMacroCell)。。2.3CPLD的的結(jié)構(gòu)與與可編程程原理圖2-18MAX7000系列的單單個宏單單元結(jié)構(gòu)構(gòu)圖2-19MAX7128S的結(jié)構(gòu)1．邏輯輯陣列塊塊(LAB)2.3CPLD的的結(jié)構(gòu)與與可編程程原理2．宏單單元全局時鐘鐘信號全局時鐘鐘信號由由高電平平有效的的時鐘信信號使能能用乘積項項實現(xiàn)一一個陣列列時鐘2.3CPLD的的結(jié)構(gòu)與與可編程程原理邏輯陣列MAX7000系列中的宏單元乘積項選擇矩陣可編程寄存器

3．擴展展乘積項項圖2-20共享擴展展乘積項項結(jié)構(gòu)2.3CPLD的的結(jié)構(gòu)與與可編程程原理3．擴展展乘積項項圖2-22并聯(lián)擴展展項饋送送方式共享擴展展項并聯(lián)擴展展項4．可編編程連線線陣列(PIA)圖2-22PIA信號布線線到LAB的方式2.3CPLD的的結(jié)構(gòu)與與可編程程原理5．I/O控制制塊圖2-23EPM7128S器件的I/O控制塊2.4FPGA的的結(jié)構(gòu)與與工作原原理在FPGA開發(fā)發(fā)技術(shù)的的學習中中，對于于其硬件件的了解解主要應應該注意意以下5個方面面：（1）FPGA的工作作電源的的類型和和接入要要求。（2）編編程口。。（3）I/O端端口、多多用途端端口、專專用輸入入口、全全局控制制口、LVDS口、鎖鎖相環(huán)時時鐘輸入入輸出口口的電氣氣性能和和使用方方法。（4）FPGA內(nèi)部的的嵌入式式模塊。。（5）配配置器件件。2.4.1查查找表表邏輯結(jié)結(jié)構(gòu)圖2-24FPGA查找表單單元2.4FPGA的的結(jié)構(gòu)與與工作原原理2.4.1查查找表表邏輯結(jié)結(jié)構(gòu)圖2-25FPGA查找表單單元內(nèi)部部結(jié)構(gòu)2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-26CycloneLE結(jié)構(gòu)圖2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-27CycloneLE普通模式式2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-28CycloneLE動態(tài)算術(shù)術(shù)模式2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-29CycloneLAB結(jié)構(gòu)2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-30LAB陣列2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-31LAB控制信號號生成的的邏輯圖圖2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理圖2-32快速進位位選擇鏈鏈圖2-33LUT鏈和寄存存器鏈的的使用2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理2.4FPGA的的結(jié)構(gòu)與與工作原原理圖2-34LVDS連接2.4.2Cyclone系列列器件的的結(jié)構(gòu)與與原理2.4FPGA的的結(jié)構(gòu)與與工作原原理2.5硬硬件件測試技技術(shù)2.5.1內(nèi)內(nèi)部邏邏輯測試試在ASIC設(shè)計計中的掃掃描寄存存器，是是可測性性設(shè)計的的一種，，原理是是把ASIC中中關(guān)鍵邏邏輯部分分的普通通寄存器器用測試試掃描寄寄存器來來代替，，在測試試中可以以動態(tài)地地測試、、分析設(shè)設(shè)計其中中寄存器器所處的的狀態(tài)，，甚至對對某個寄寄存器加加以激勵勵信號，，改變該該寄存器器的狀態(tài)態(tài)。2.5.2JTAG邊界界掃描測測試引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負責TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復位輸入(TestResetInput)低電平有效，異步復位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描描IO引腳功能能2.5硬硬件件測試技技術(shù)2.6FPGA/CPLD產(chǎn)品品概述2.6.1Lattice公司司CPLD器件件系列2.6.2Xilinx公司的的FPGA和CPLD器件系系列1.Virtex-4系列列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件件系3.XC9500&XC9500XL系列列CPLD4.XilinxFPGA配置置器件SPROM2.6FPGA/CPLD產(chǎn)品品概述2.6.3Altera公司FPGA和CPLD器器件系列列1.StratixII系列FPGA2.ACEX系列FPGA3.MAX系列CPLD4.Cyclone系列FPGA低成本FPGA5.CycloneII系列FPGA6.MAXII系列器件件7.Altera宏功能塊塊及IP核2.6FPGA/CPLD產(chǎn)品品概述2.6.4Actel公公司的FPGA器件2.6.5Altera公司的的FPGA配置置方式與與配置器器件2.7編編程程與配置置表2-2各引腳信信號名稱稱基于電可可擦除存存儲單元元的EEPROM或Flash技術(shù)?；赟RAM查找表的的編程單單元?；诜慈廴劢z編程程單元。。引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7編編程程與配置置2.7.1JTAG方式式的在系系統(tǒng)編程程圖2-35CPLD編程下載連接接圖2.7編編程與配置2.7.2使使用PC并行口配置置FPGAAltera的FPGA有如下幾種種常用編程配配置方式：1．配置器件件模式，如用用EPC器件件進行配置。。2．PS(PassiveSerial被動動串行)模式式。3．JTAG模式，用于于配置SRAM的SOF文件，或JTAG間接接對配置器件件編程模式。。4．AS（ActiveSerial），這這個模式是針針對EPCS系列配置器器件而。2.7編編程與配置2.7.3FPGA配置器件圖2-36FPGA使用EPC配置器件的配配置時序2.7編編程與配置2.7.3FPGA配置器