半導(dǎo)體存儲器課件

第6章第6章第6章：6.1半導(dǎo)體存儲器概述按速度由快到慢，容量由小到大，存儲器可分為：cpu寄存器、高速緩沖存儲器、主存儲器、輔助存儲器。本章介紹采用半導(dǎo)體存儲器及其組成主存的方法CPUCACHE主存（內(nèi)存）輔存（外存）第6章：6.1半導(dǎo)體存儲器概述按速度由快到慢，容量由小到大第6章：6.1.1半導(dǎo)體存儲器的分類按制造工藝分雙極型存儲器：速度快、集成度低、功耗大MOS型存儲器：速度慢、集成度高、功耗低按信息存儲方式分隨機(jī)存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失詳細(xì)分類，請看圖示第6章：6.1.1半導(dǎo)體存儲器的分類按制造工藝分詳細(xì)分類，半導(dǎo)體存儲器只讀存儲器（ROM）隨機(jī)存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）詳細(xì)展開，注意對比半導(dǎo)體只讀存儲器隨機(jī)存取存儲器靜態(tài)RAM（SRAM）掩膜式R第6章：⑴隨機(jī)存取存儲器RAM第6章：⑴隨機(jī)存取存儲器RAM第6章：⑵只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除第6章：⑵只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可6.1.2半導(dǎo)體存儲器的性能指標(biāo)1、存儲容量

存儲容量＝字?jǐn)?shù)×字長

＝N

×M

（M為I/O電路數(shù)（數(shù)據(jù)線根數(shù)））存儲單元數(shù)每單元的存儲位數(shù)N=2n(n為地址線根數(shù)）6.1.2半導(dǎo)體存儲器的性能指標(biāo)1、存儲容量存儲單元數(shù)每單2、存取速度

一般用最大存取時間或存取周期來描述。存取周期愈短，其存取速度愈高

3、功耗

包括“維持功耗”和“操作功耗”。應(yīng)在保證速度的前提下盡可能減小功耗，特別是“維持功耗”。4、可靠性

可靠性一般是指存儲器抗外界電磁場、溫度等因素變化干擾的能力。平均無故障間隔時間可達(dá)幾千小時以上。5、價格2、存取速度第6章：6.2.1半導(dǎo)體存儲器芯片的結(jié)構(gòu)①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元

③片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作第6章：6.2.1半導(dǎo)體存儲器芯片的結(jié)構(gòu)①存儲體第6章：①存儲矩陣（存儲體）存儲體是存儲1或0信息的電路實體，它由許多個存儲單元組成，可存儲1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)，每一位二進(jìn)制數(shù)需要一個基本存儲電路。存儲體中的基本電路配置成一定的陣列并進(jìn)行編址，因此也叫存儲矩陣。存儲芯片中基本存儲電路的排列通常有：N×1、N×4、N×8三種。示例第6章：①存儲矩陣（存儲體）存儲體是存儲1或0信息的電路實體存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：芯片的存儲容量(N×M) ＝存儲單元數(shù)×存儲單元的位數(shù)＝2n×M

n：芯片的地址線根數(shù)M：芯片的數(shù)據(jù)線根數(shù)存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼地址譯碼器單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計主要采用的譯碼結(jié)構(gòu)譯碼器A56301存儲單元64個單元行譯碼A2710列譯碼A對地址信號譯碼，有兩種譯碼編址方法。單譯碼方式

地址譯碼器只有一個，存儲單元呈線性排列。譯碼輸出的字選擇線直接選中與地址碼對應(yīng)的存儲單元。選擇線數(shù)目較多，適用于小容量字結(jié)構(gòu)存儲器。雙譯碼方式地址譯碼器有兩個。減少芯片內(nèi)的地址譯碼電路，但速度慢。選擇線數(shù)目較少，適用于大容量的存儲器。第6章：2.地址譯碼電路對地址信號譯碼，有兩種譯碼編址方法。第6章：2.地址譯碼（1）單譯碼方式（1）單譯碼方式（2）雙譯碼方式（2）雙譯碼方式第6章：3.片選和讀寫控制邏輯片選端CS或CE

有效時，可以對該芯片進(jìn)行讀寫操作輸出OE

輸出開放引線段,高電平有效，允許芯片內(nèi)數(shù)據(jù)輸出該控制端對應(yīng)系統(tǒng)的讀控制線寫WE

寫開放引線段,低電平有效，控制寫操作。有效時，數(shù)據(jù)進(jìn)入被尋址的單元中該控制端對應(yīng)系統(tǒng)的寫控制線R/W讀/寫控制引線端,高電平進(jìn)行讀操作;低電平進(jìn)行寫操作第6章：3.片選和讀寫控制邏輯片選端CS或CE4、三態(tài)雙向緩沖器1）數(shù)據(jù)輸入/輸出采用三態(tài)雙向緩沖器控制，可方便地與系統(tǒng)數(shù)據(jù)總線相連接。2）讀操作：CS、OE、R/W,WE為高，數(shù)據(jù)從基本存儲電路經(jīng)三態(tài)雙向緩沖器傳送至系統(tǒng)數(shù)據(jù)總線。

寫操作：CS為高，R/W,WE為低，數(shù)據(jù)從系統(tǒng)數(shù)據(jù)總線三態(tài)雙向緩沖器傳送至存儲器中相應(yīng)的基本存儲電路。

非讀/寫操作：CS、OE為低，三態(tài)雙向緩沖器對系統(tǒng)數(shù)據(jù)總線呈現(xiàn)高阻狀態(tài)，使存儲器芯片與系統(tǒng)數(shù)據(jù)總線完全隔離。

4、三態(tài)雙向緩沖器1）數(shù)據(jù)輸入/輸出采用三態(tài)雙向緩沖器控制，第6章：6.2.2靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)器電路;每個基本存儲單元存儲二進(jìn)制數(shù)1位,由6個晶體管組成;許多個基本存儲單元形成行列存儲矩陣;SRAM一般采用“字結(jié)構(gòu)”存儲矩陣：每個存儲單元存放多位（4、8、16等）每個存儲單元具有一個地址SRAM2114SRAM6264第6章：6.2.2靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)*1.靜態(tài)基本存儲單元電路構(gòu)成（6個NMOS場效應(yīng)管）圖6-5NMOS靜態(tài)基本存儲電路工作過程讀出字線為高電平，從位線讀出數(shù)據(jù)。寫入字線為高電平，從位線寫入*1.靜態(tài)基本存儲單元電路圖6-5NMOS靜態(tài)基本存儲電*2.靜態(tài)RAM電路構(gòu)成圖6-7靜態(tài)RAM芯片的結(jié)構(gòu)示意圖*2.靜態(tài)RAM電路構(gòu)成圖6-7靜態(tài)RAM芯片的結(jié)構(gòu)示第6章：SRAM芯片2114存儲容量為1024×418個引腳：10根地址線A9～A04根數(shù)據(jù)線I/O4～I(xiàn)/O1片選CS讀寫WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能第6章：SRAM芯片2114存儲容量為1024×4118Vc第5章：SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1、CS2讀寫WE、OE功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第5章：SRAM芯片6264存儲容量為8K×8+5VNC126.2.3動態(tài)RAM(DRAM)DRAM的基本存儲單元是單個場效應(yīng)管及其極間電容;數(shù)據(jù)以電荷的形式直接存在極間電容上;必須配備“讀出再生放大電路”進(jìn)行刷新每次同時對一行的存儲單元進(jìn)行刷新許多個基本存儲單元形成行列存儲矩陣DRAM一般采用“位結(jié)構(gòu)”存儲體：每個存儲單元存放一位需要8個存儲芯片構(gòu)成一個字節(jié)單元每個字節(jié)存儲單元具有一個地址6.2.3動態(tài)RAM(DRAM)DRAM的基本存儲單元是1.基本存儲電路行選線列選線Q1Q2C1C2圖6-9動態(tài)基本存儲電路*工作過程寫入W=1,Y=1Q通D=0C1放電寫入0D=1C1充電寫入1讀出

W=1,Y=1,Q通C1電荷較多為1,則C1被放電,使D=1,此后C1上無電荷,因此動態(tài)RAM是破壞性讀出.讀出過程:先讀出,后寫入1.基本存儲電路行選線列選線Q1Q2C1C2圖6-9動*工作過程刷新每隔2ms必須刷新一次。W=1，Y=0，Q通每行中所有數(shù)據(jù)位被讀出，并放大和刷新。由于Y=0，在數(shù)據(jù)線D不能讀出數(shù)據(jù)。*工作過程1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。

因：C2/C1≈10(芯片容量越大，C2越大），因此讀“1”時的電壓增量與讀“0”時的電壓增量相差只有幾百毫伏。2）破壞性讀出。

因C2、C1間的電荷重分配破壞了原存信息，讀出后需重寫。3）信息不能長久保存。

因未選通時，泄漏電流使C1不斷放電，同時C1很小，所以存儲電荷的保存時間很短，通常不超過2ms，故必須在2ms時間內(nèi)對存儲信息進(jìn)行周期性再生或刷新。注：1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。注：動態(tài)存儲器的結(jié)構(gòu)及組成1）存儲矩陣2）地址譯碼器（分時復(fù)用）

注：地址信號分時復(fù)用，RAS有效，用于行譯碼；CAS有效，用于列譯碼。3）控制電路RAS：行地址選通信號CAS：列地址選通信號WE：寫允許信號

注：無CS片選信號線4）三態(tài)雙向緩沖器動態(tài)存儲器的結(jié)構(gòu)及組成1）存儲矩陣2、動態(tài)存儲器芯片舉例

存儲容量為64K×116個引腳：8根地址線A7～A01根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109DRAM芯片21642、動態(tài)存儲器芯片舉例存儲容量為64K×1NCVSS116半導(dǎo)體存儲器課件3、動態(tài)RAM的刷新注：

1）刷新按行進(jìn)行，一個刷新周期（往往與讀/寫周期相等）對一行的所有基本存儲電路都刷新一遍。2）在“允許存儲器操作信號”及“刷新命令”的共同控制下，來自CPU或外部電路的刷新行地址計數(shù)器的信號選通存儲器的某一行（列信號處于高阻態(tài)），進(jìn)行刷新。

3）刷新次數(shù)等于單個存儲矩陣的行數(shù)N

設(shè)N=2n，n為刷新地址計數(shù)器的觸發(fā)器位數(shù)。3、動態(tài)RAM的刷新注：CPU利用刷新周期進(jìn)行刷新操作，刷新周期往往與讀/寫周期相等。根據(jù)刷新周期時間的不同，通常有三種刷新方式：（1）定時集中刷新方式。（2）非同步的刷新方式。（3）同步刷新方式。CPU利用刷新周期進(jìn)行刷新操作，刷新周期往往與讀/寫周期第6章：6.2.4RAM存儲容量的擴(kuò)展方法這是本章的重點內(nèi)容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口第6章：6.2.4RAM存儲容量的擴(kuò)展方法這是本章的重點第6章：存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)利用多個芯片擴(kuò)充數(shù)據(jù)位這個擴(kuò)充方式簡稱“位擴(kuò)充”第6章：存儲芯片數(shù)據(jù)線的處理1、位擴(kuò)展方式

用16K×1的芯片→16K×8的存儲器

圖6-11位擴(kuò)展方式連接方式

1、位擴(kuò)展方式用16K×1的芯片→16K×8的存儲器2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE多個位擴(kuò)充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應(yīng)被看作是一個整體，常被稱為“芯片組”例

用1K×4的芯片→1K×8的存儲器2114A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4第6章：存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”第6章：存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低第6章：片內(nèi)譯碼A9～A0存儲芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范圍（16進(jìn)制)A9~A0第6章：片內(nèi)譯碼A9～A0存儲芯片000H全00000000字?jǐn)U展方式存儲系統(tǒng)常需利用多個存儲芯片擴(kuò)充容量，也就是擴(kuò)充了主存儲器地址范圍，這種擴(kuò)充簡稱為“地址擴(kuò)展”或“字?jǐn)U展”進(jìn)行“地址擴(kuò)充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進(jìn)行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實現(xiàn)字?jǐn)U展方式存儲系統(tǒng)常需利用多個存儲芯片擴(kuò)充容量，也就是擴(kuò)充了用16K×8的芯片→64K×8的存儲器

圖6-12字?jǐn)U充連接方式

用16K×8的芯片→64K×8的存儲器字?jǐn)U展例用1K×8的芯片→2K×8的存儲器片選端D7～D0A19～A10A9～A0A9～A0D7～D0CE1K×8（1）A9～A0D7～D0CE譯碼器000000000100000000001K×8（2）字?jǐn)U展例用1K×8的芯片→2K×8的存儲器片選端D

字位擴(kuò)展

當(dāng)存儲芯片的位數(shù)和單元數(shù)都不能滿足存儲要求時，就要同時進(jìn)行位擴(kuò)展和字?jǐn)U展，即字位擴(kuò)展。設(shè)芯片容量

J×K存儲器容量M×N

，其中J<M且K<N

擴(kuò)展方法：用N/K塊芯片組成一個芯片組實現(xiàn)位擴(kuò)展，用M/J個這種芯片組滿足存儲單元數(shù)的要求。因此共需芯片總數(shù)：

N/K×M/J字位擴(kuò)展當(dāng)存儲芯片的位數(shù)和單元數(shù)都不第6章：(1)譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器常用的2:4譯碼器：74LS139常用的3:8譯碼器：74LS138常用的4:16譯碼器：74LS154第6章：(1)譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖譯碼器74LS1381234567891011121314174LS138的功能表74LS138的功能表*第6章：⑵全譯碼全譯碼：所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址，包括片內(nèi)譯碼：低位地址線對芯片內(nèi)各存儲單元的譯碼尋址片選譯碼：高位地址線對存儲芯片的譯碼尋址采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復(fù)譯碼電路可能比較復(fù)雜、連線也較多示例*第6章：⑵全譯碼全譯碼：所有的系統(tǒng)地址線均參與對存儲單元的*全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12~A0A19A18A17A16A15A14A13*全譯碼示例A15A16CE31382764A19A12～*第6章：⑶部分譯碼部分譯碼：只有部分高位地址線參與對存儲芯片的譯碼。每個存儲單元將對應(yīng)多個地址（地址重復(fù)），需要選取一個可用地址可簡化譯碼電路的設(shè)計，但系統(tǒng)的部分地址空間將被浪費示例*第6章：⑶部分譯碼部分譯碼：只有部分高位地址線參與對存儲芯*部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3*部分譯碼示例138A17A11～A0A14(4)(3)*第6章：⑷線選譯碼線選譯碼：只用少數(shù)幾根高位地址線進(jìn)行芯片的譯碼，且每根負(fù)責(zé)選中一個芯片（組）雖構(gòu)成簡單，但地址空間嚴(yán)重浪費必然會出現(xiàn)地址重復(fù)（一個存儲單元對應(yīng)多個存儲地址）一個存儲地址會對應(yīng)多個存儲單元多個存儲單元共用的存儲地址不應(yīng)使用示例*第6章：⑷線選譯碼線選譯碼：只用少數(shù)幾根高位地址線進(jìn)行芯片切記：

A14A13＝00的情況不能出現(xiàn)00000H～01FFFH的地址不可使用*線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECE切記：A14A13＝00的情況不能出現(xiàn)*線選譯碼示例A16.2.5存儲器系統(tǒng)與CPU系統(tǒng)連接實例

一、EPROM、RAM子系統(tǒng)與CPU主系統(tǒng)的連接二、

8086CPU的最小模式與靜態(tài)RAM的連接

6.2.5存儲器系統(tǒng)與CPU系統(tǒng)連接實例一、EPROCPU與RAM存儲器系統(tǒng)連接時主要需要解決:

數(shù)據(jù)總線(DB)地址總線(AB)控制總線(CB)

的問題CPU與RAM存儲器系統(tǒng)連接時主要需要解決:1、存儲器的地址分配和片選問題；2、控制信號的連接問題；3、CPU總線的負(fù)載能力問題；4、CPU的時序和存儲器芯片的存取速度的配合問題。

存儲器芯片同CPU連接時要注意的問題：1、存儲器的地址分配和片選問題；存儲器芯片同CPU連接時要注1.總線驅(qū)動CPU的總線驅(qū)動能力有限單向傳送的地址和控制總線，可采用三態(tài)鎖存器和三態(tài)單向驅(qū)動器等來加以鎖存和驅(qū)動雙向傳送的數(shù)據(jù)總線，可以采用三態(tài)雙向驅(qū)動器來加以驅(qū)動1.總線驅(qū)動CPU的總線驅(qū)動能力有限2.時序配合分析存儲器的存取速度是否滿足CPU總線時序的要求如果不能滿足：考慮更換芯片總線周期中插入等待狀態(tài)TW切記：時序配合是連接中的難點2.時序配合分析存儲器的存取速度是否滿足CPU總線時序的RAM存儲器與CPU的連接

圖6-13用2114芯片組組成4096×8存儲器

RAM存儲器與CPU的連接例：2114(1k*4)與8088CPU的連接,要求組成容量為2K*8的存儲器，要求地址是連續(xù)的。2114與8088CPU的連接（最小模式）DBA0

A9A0

A9A0

A9A0

A9A0

A9CSCSCSCSWEWEWEWED3D0D7D4D7D4D3D02114211421142114D7D0CPUA19

A10IO/M1K1KWRABCB片選譯碼?

????2114與8088CPU的連接（最小模式）DBA0A9第6章：教學(xué)要求1.

了解各類半導(dǎo)體存儲器的應(yīng)用特點2.熟悉半導(dǎo)體存儲器芯片的結(jié)構(gòu)3.掌握SRAM2114、DRAM4116、EPROM2764、EEPROM2817A的引腳功能；4.掌握存儲芯片與CPU連接的方法，特別是片選端的處理習(xí)題（第232頁）

3第6章：教學(xué)要求1.了解各類半導(dǎo)體存儲器的應(yīng)用特點32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256邏輯圖32K×8的SRAM芯片622561234567891011SRAM2114的功能SRAM2114的功能SRAM6264的功能SRAM6264的功能EPROM2716的功能EPROM2716的功能EPROM2764的功能EPROM2764的功能門電路譯碼A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y門電路譯碼A1A0F0F1F2F3A19（b）（譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖譯碼器74LS1381234567891011121314174LS138的功能表74LS138的功能表全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12~A0A19A18A17A16A15A14A13全譯碼示例A15A16CE31382764A19A12～A部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3部分譯碼示例138A17A11～A0A14(4)(3)(切記：

A14A13＝00的情況不能出現(xiàn)00000H～01FFFH的地址不可使用線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECE切記：A14A13＝00的情況不能出現(xiàn)線選譯碼示例A14第6章第6章第6章：6.1半導(dǎo)體存儲器概述按速度由快到慢，容量由小到大，存儲器可分為：cpu寄存器、高速緩沖存儲器、主存儲器、輔助存儲器。本章介紹采用半導(dǎo)體存儲器及其組成主存的方法CPUCACHE主存（內(nèi)存）輔存（外存）第6章：6.1半導(dǎo)體存儲器概述按速度由快到慢，容量由小到大第6章：6.1.1半導(dǎo)體存儲器的分類按制造工藝分雙極型存儲器：速度快、集成度低、功耗大MOS型存儲器：速度慢、集成度高、功耗低按信息存儲方式分隨機(jī)存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失詳細(xì)分類，請看圖示第6章：6.1.1半導(dǎo)體存儲器的分類按制造工藝分詳細(xì)分類，半導(dǎo)體存儲器只讀存儲器（ROM）隨機(jī)存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）詳細(xì)展開，注意對比半導(dǎo)體只讀存儲器隨機(jī)存取存儲器靜態(tài)RAM（SRAM）掩膜式R第6章：⑴隨機(jī)存取存儲器RAM第6章：⑴隨機(jī)存取存儲器RAM第6章：⑵只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除第6章：⑵只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可6.1.2半導(dǎo)體存儲器的性能指標(biāo)1、存儲容量

存儲容量＝字?jǐn)?shù)×字長

＝N

×M

（M為I/O電路數(shù)（數(shù)據(jù)線根數(shù)））存儲單元數(shù)每單元的存儲位數(shù)N=2n(n為地址線根數(shù)）6.1.2半導(dǎo)體存儲器的性能指標(biāo)1、存儲容量存儲單元數(shù)每單2、存取速度

一般用最大存取時間或存取周期來描述。存取周期愈短，其存取速度愈高

3、功耗

包括“維持功耗”和“操作功耗”。應(yīng)在保證速度的前提下盡可能減小功耗，特別是“維持功耗”。4、可靠性

可靠性一般是指存儲器抗外界電磁場、溫度等因素變化干擾的能力。平均無故障間隔時間可達(dá)幾千小時以上。5、價格2、存取速度第6章：6.2.1半導(dǎo)體存儲器芯片的結(jié)構(gòu)①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元

③片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作第6章：6.2.1半導(dǎo)體存儲器芯片的結(jié)構(gòu)①存儲體第6章：①存儲矩陣（存儲體）存儲體是存儲1或0信息的電路實體，它由許多個存儲單元組成，可存儲1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)，每一位二進(jìn)制數(shù)需要一個基本存儲電路。存儲體中的基本電路配置成一定的陣列并進(jìn)行編址，因此也叫存儲矩陣。存儲芯片中基本存儲電路的排列通常有：N×1、N×4、N×8三種。示例第6章：①存儲矩陣（存儲體）存儲體是存儲1或0信息的電路實體存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：芯片的存儲容量(N×M) ＝存儲單元數(shù)×存儲單元的位數(shù)＝2n×M

n：芯片的地址線根數(shù)M：芯片的數(shù)據(jù)線根數(shù)存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼地址譯碼器單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計主要采用的譯碼結(jié)構(gòu)譯碼器A56301存儲單元64個單元行譯碼A2710列譯碼A對地址信號譯碼，有兩種譯碼編址方法。單譯碼方式

地址譯碼器只有一個，存儲單元呈線性排列。譯碼輸出的字選擇線直接選中與地址碼對應(yīng)的存儲單元。選擇線數(shù)目較多，適用于小容量字結(jié)構(gòu)存儲器。雙譯碼方式地址譯碼器有兩個。減少芯片內(nèi)的地址譯碼電路，但速度慢。選擇線數(shù)目較少，適用于大容量的存儲器。第6章：2.地址譯碼電路對地址信號譯碼，有兩種譯碼編址方法。第6章：2.地址譯碼（1）單譯碼方式（1）單譯碼方式（2）雙譯碼方式（2）雙譯碼方式第6章：3.片選和讀寫控制邏輯片選端CS或CE

有效時，可以對該芯片進(jìn)行讀寫操作輸出OE

輸出開放引線段,高電平有效，允許芯片內(nèi)數(shù)據(jù)輸出該控制端對應(yīng)系統(tǒng)的讀控制線寫WE

寫開放引線段,低電平有效，控制寫操作。有效時，數(shù)據(jù)進(jìn)入被尋址的單元中該控制端對應(yīng)系統(tǒng)的寫控制線R/W讀/寫控制引線端,高電平進(jìn)行讀操作;低電平進(jìn)行寫操作第6章：3.片選和讀寫控制邏輯片選端CS或CE4、三態(tài)雙向緩沖器1）數(shù)據(jù)輸入/輸出采用三態(tài)雙向緩沖器控制，可方便地與系統(tǒng)數(shù)據(jù)總線相連接。2）讀操作：CS、OE、R/W,WE為高，數(shù)據(jù)從基本存儲電路經(jīng)三態(tài)雙向緩沖器傳送至系統(tǒng)數(shù)據(jù)總線。

寫操作：CS為高，R/W,WE為低，數(shù)據(jù)從系統(tǒng)數(shù)據(jù)總線三態(tài)雙向緩沖器傳送至存儲器中相應(yīng)的基本存儲電路。

非讀/寫操作：CS、OE為低，三態(tài)雙向緩沖器對系統(tǒng)數(shù)據(jù)總線呈現(xiàn)高阻狀態(tài)，使存儲器芯片與系統(tǒng)數(shù)據(jù)總線完全隔離。

4、三態(tài)雙向緩沖器1）數(shù)據(jù)輸入/輸出采用三態(tài)雙向緩沖器控制，第6章：6.2.2靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)器電路;每個基本存儲單元存儲二進(jìn)制數(shù)1位,由6個晶體管組成;許多個基本存儲單元形成行列存儲矩陣;SRAM一般采用“字結(jié)構(gòu)”存儲矩陣：每個存儲單元存放多位（4、8、16等）每個存儲單元具有一個地址SRAM2114SRAM6264第6章：6.2.2靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)*1.靜態(tài)基本存儲單元電路構(gòu)成（6個NMOS場效應(yīng)管）圖6-5NMOS靜態(tài)基本存儲電路工作過程讀出字線為高電平，從位線讀出數(shù)據(jù)。寫入字線為高電平，從位線寫入*1.靜態(tài)基本存儲單元電路圖6-5NMOS靜態(tài)基本存儲電*2.靜態(tài)RAM電路構(gòu)成圖6-7靜態(tài)RAM芯片的結(jié)構(gòu)示意圖*2.靜態(tài)RAM電路構(gòu)成圖6-7靜態(tài)RAM芯片的結(jié)構(gòu)示第6章：SRAM芯片2114存儲容量為1024×418個引腳：10根地址線A9～A04根數(shù)據(jù)線I/O4～I(xiàn)/O1片選CS讀寫WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能第6章：SRAM芯片2114存儲容量為1024×4118Vc第5章：SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1、CS2讀寫WE、OE功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第5章：SRAM芯片6264存儲容量為8K×8+5VNC126.2.3動態(tài)RAM(DRAM)DRAM的基本存儲單元是單個場效應(yīng)管及其極間電容;數(shù)據(jù)以電荷的形式直接存在極間電容上;必須配備“讀出再生放大電路”進(jìn)行刷新每次同時對一行的存儲單元進(jìn)行刷新許多個基本存儲單元形成行列存儲矩陣DRAM一般采用“位結(jié)構(gòu)”存儲體：每個存儲單元存放一位需要8個存儲芯片構(gòu)成一個字節(jié)單元每個字節(jié)存儲單元具有一個地址6.2.3動態(tài)RAM(DRAM)DRAM的基本存儲單元是1.基本存儲電路行選線列選線Q1Q2C1C2圖6-9動態(tài)基本存儲電路*工作過程寫入W=1,Y=1Q通D=0C1放電寫入0D=1C1充電寫入1讀出

W=1,Y=1,Q通C1電荷較多為1,則C1被放電,使D=1,此后C1上無電荷,因此動態(tài)RAM是破壞性讀出.讀出過程:先讀出,后寫入1.基本存儲電路行選線列選線Q1Q2C1C2圖6-9動*工作過程刷新每隔2ms必須刷新一次。W=1，Y=0，Q通每行中所有數(shù)據(jù)位被讀出，并放大和刷新。由于Y=0，在數(shù)據(jù)線D不能讀出數(shù)據(jù)。*工作過程1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。

因：C2/C1≈10(芯片容量越大，C2越大），因此讀“1”時的電壓增量與讀“0”時的電壓增量相差只有幾百毫伏。2）破壞性讀出。

因C2、C1間的電荷重分配破壞了原存信息，讀出后需重寫。3）信息不能長久保存。

因未選通時，泄漏電流使C1不斷放電，同時C1很小，所以存儲電荷的保存時間很短，通常不超過2ms，故必須在2ms時間內(nèi)對存儲信息進(jìn)行周期性再生或刷新。注：1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。注：動態(tài)存儲器的結(jié)構(gòu)及組成1）存儲矩陣2）地址譯碼器（分時復(fù)用）

注：地址信號分時復(fù)用，RAS有效，用于行譯碼；CAS有效，用于列譯碼。3）控制電路RAS：行地址選通信號CAS：列地址選通信號WE：寫允許信號

注：無CS片選信號線4）三態(tài)雙向緩沖器動態(tài)存儲器的結(jié)構(gòu)及組成1）存儲矩陣2、動態(tài)存儲器芯片舉例

存儲容量為64K×116個引腳：8根地址線A7～A01根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109DRAM芯片21642、動態(tài)存儲器芯片舉例存儲容量為64K×1NCVSS116半導(dǎo)體存儲器課件3、動態(tài)RAM的刷新注：

1）刷新按行進(jìn)行，一個刷新周期（往往與讀/寫周期相等）對一行的所有基本存儲電路都刷新一遍。2）在“允許存儲器操作信號”及“刷新命令”的共同控制下，來自CPU或外部電路的刷新行地址計數(shù)器的信號選通存儲器的某一行（列信號處于高阻態(tài)），進(jìn)行刷新。

3）刷新次數(shù)等于單個存儲矩陣的行數(shù)N

設(shè)N=2n，n為刷新地址計數(shù)器的觸發(fā)器位數(shù)。3、動態(tài)RAM的刷新注：CPU利用刷新周期進(jìn)行刷新操作，刷新周期往往與讀/寫周期相等。根據(jù)刷新周期時間的不同，通常有三種刷新方式：（1）定時集中刷新方式。（2）非同步的刷新方式。（3）同步刷新方式。CPU利用刷新周期進(jìn)行刷新操作，刷新周期往往與讀/寫周期第6章：6.2.4RAM存儲容量的擴(kuò)展方法這是本章的重點內(nèi)容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口第6章：6.2.4RAM存儲容量的擴(kuò)展方法這是本章的重點第6章：存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)利用多個芯片擴(kuò)充數(shù)據(jù)位這個擴(kuò)充方式簡稱“位擴(kuò)充”第6章：存儲芯片數(shù)據(jù)線的處理1、位擴(kuò)展方式

用16K×1的芯片→16K×8的存儲器

圖6-11位擴(kuò)展方式連接方式

1、位擴(kuò)展方式用16K×1的芯片→16K×8的存儲器2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE多個位擴(kuò)充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應(yīng)被看作是一個整體，常被稱為“芯片組”例

用1K×4的芯片→1K×8的存儲器2114A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4第6章：存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”第6章：存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低第6章：片內(nèi)譯碼A9～A0存儲芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范圍（16進(jìn)制)A9~A0第6章：片內(nèi)譯碼A9～A0存儲芯片000H全00000000字?jǐn)U展方式存儲系統(tǒng)常需利用多個存儲芯片擴(kuò)充容量，也就是擴(kuò)充了主存儲器地址范圍，這種擴(kuò)充簡稱為“地址擴(kuò)展”或“字?jǐn)U展”進(jìn)行“地址擴(kuò)充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進(jìn)行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實現(xiàn)字?jǐn)U展方式存儲系統(tǒng)常需利用多個存儲芯片擴(kuò)充容量，也就是擴(kuò)充了用16K×8的芯片→64K×8的存儲器

圖6-12字?jǐn)U充連接方式

用16K×8的芯片→64K×8的存儲器字?jǐn)U展例用1K×8的芯片→2K×8的存儲器片選端D7～D0A19～A10A9～A0A9～A0D7～D0CE1K×8（1）A9～A0D7～D0CE譯碼器000000000100000000001K×8（2）字?jǐn)U展例用1K×8的芯片→2K×8的存儲器片選端D

字位擴(kuò)展

當(dāng)存儲芯片的位數(shù)和單元數(shù)都不能滿足存儲要求時，就要同時進(jìn)行位擴(kuò)展和字?jǐn)U展，即字位擴(kuò)展。設(shè)芯片容量

J×K存儲器容量M×N

，其中J<M且K<N

擴(kuò)展方法：用N/K塊芯片組成一個芯片組實現(xiàn)位擴(kuò)展，用M/J個這種芯片組滿足存儲單元數(shù)的要求。因此共需芯片總數(shù)：

N/K×M/J字位擴(kuò)展當(dāng)存儲芯片的位數(shù)和單元數(shù)都不第6章：(1)譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器常用的2:4譯碼器：74LS139常用的3:8譯碼器：74LS138常用的4:16譯碼器：74LS154第6章：(1)譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖譯碼器74LS1381234567891011121314174LS138的功能表74LS138的功能表*第6章：⑵全譯碼全譯碼：所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址，包括片內(nèi)譯碼：低位地址線對芯片內(nèi)各存儲單元的譯碼尋址片選譯碼：高位地址線對存儲芯片的譯碼尋址采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復(fù)譯碼電路可能比較復(fù)雜、連線也較多示例*第6章：⑵全譯碼全譯碼：所有的系統(tǒng)地址線均參與對存儲單元的*全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12~A0A19A18A17A16A15A14A13*全譯碼示例A15A16CE31382764A19A12～*第6章：⑶部分譯碼部分譯碼：只有部分高位地址線參與對存儲芯片的譯碼。每個存儲單元將對應(yīng)多個地址（地址重復(fù)），需要選取一個可用地址可簡化譯碼電路的設(shè)計，但系統(tǒng)的部分地址空間將被浪費示例*第6章：⑶部分譯碼部分譯碼：只有部分高位地址線參與對存儲芯*部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3*部分譯碼示例138A17A11～A0A14(4)(3)*第6章：⑷線選譯碼線選譯碼：只用少數(shù)幾根高位地址線進(jìn)行芯片的譯碼，且每根負(fù)責(zé)選中一個芯片（組）雖構(gòu)成簡單，但地址空間嚴(yán)重浪費必然會出現(xiàn)地址重復(fù)（一個存儲單元對應(yīng)多個存儲地址）一個存儲地址會對應(yīng)多個存儲單元多個存儲單元共用的存儲地址不應(yīng)使用示例*第6章：⑷線選譯碼線選譯碼：只用少數(shù)幾根高位地址線進(jìn)行芯片切記：

A14A13＝00的情況不能出現(xiàn)00000H～01FFFH的地址不可使用*線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECE切記：A14A13＝00的情況不能出現(xiàn)*線選譯碼示例A16.2.5存儲器系統(tǒng)與CPU系統(tǒng)連接實例

一、EPROM、RAM子系統(tǒng)與CPU主系統(tǒng)的連接二、

8086CPU的最小模式與靜態(tài)RAM的連接

6.2.5存儲器系統(tǒng)與CPU系統(tǒng)連接實例一、EPROCPU與RAM存儲器系統(tǒng)連接時主要需要解決:

數(shù)據(jù)總線(DB)地址總線(AB)控制總線(CB)

的問題CPU與RAM存儲器系統(tǒng)連接時主要需要解決:1、存儲器的地址分配和片選問題；2、控制信號的連接問題；3、CPU總線的負(fù)載能力問題；4、CPU的時序和存儲器芯片的存取速度的配合問題。

存儲器芯片同CPU連接時要注意的問題：1、存儲器的地址分配和片選問題；存儲器芯片同CPU連接時要注1.