實(shí)驗(yàn)六集成計(jì)數(shù)器的應(yīng)用

關(guān)于實(shí)驗(yàn)六集成計(jì)數(shù)器的應(yīng)用第一頁，共八頁，2022年，8月28日目前常用的計(jì)數(shù)器都已有成品，一般來說，除計(jì)數(shù)外，它們還具備清零和預(yù)置功能，本實(shí)驗(yàn)采用的計(jì)數(shù)器為7490和74193，其中7490是一個二-五-十進(jìn)制異步計(jì)數(shù)器，管腳圖如圖7-1所示，內(nèi)部邏輯圖如圖7-2所示。NC表示為空腳，不接線；R1、R2為兩個異步清零端，S1、S2為兩個異步置位端，CP1、CP2為兩個時鐘輸入端，QA~QD為計(jì)數(shù)輸出端。如果時鐘從CP1引入，QA輸出為二進(jìn)制；時鐘從CP2輸入，QD輸出為五進(jìn)制；時鐘從CP1引入，QA接CP2，則QDQCQBQA輸出為8421BCD碼的十進(jìn)制計(jì)數(shù)器；如果時鐘從CP2引入，QD接CP1，則QAQDQCQB輸出為5421BCD碼的十進(jìn)制計(jì)數(shù)器。圖7-17490管腳圖第二頁，共八頁，2022年，8月28日圖7-27490內(nèi)部邏輯圖第三頁，共八頁，2022年，8月28日本實(shí)驗(yàn)中使用的另外一種計(jì)數(shù)器為74193，它是一個可預(yù)置同步十六進(jìn)制加減計(jì)數(shù)器，管腳圖如圖7-3所示，內(nèi)部邏輯圖如圖7-4所示。其中COUNTDOWN、COUNTUP為時鐘脈沖輸入端，分別為向上和向下計(jì)數(shù)；DATAA~DATAD為并行數(shù)據(jù)輸入端口；CLEAR為異步清零信號端；LOAD為置位端，將并行輸入端口的數(shù)據(jù)傳送到輸出端；BORROW為借位端；CARRY為進(jìn)位端；QA~QD為計(jì)數(shù)輸出端口。圖7-374193管腳圖第四頁，共八頁，2022年，8月28日圖7-474193內(nèi)部邏輯圖第五頁，共八頁，2022年，8月28日本實(shí)驗(yàn)中用到的器件還有7475，它是一個四位的鎖存器，管腳圖如圖7-5所示。其中D1~D4為數(shù)據(jù)輸入端；G12、G34為鎖存控制端，當(dāng)控制端信號無效時，數(shù)據(jù)傳送至輸出端，控制信號有效時，實(shí)現(xiàn)鎖存，輸出保持不變；Q1~Q4為數(shù)據(jù)輸出端。第六頁，共八頁，2022年，8月28日實(shí)驗(yàn)內(nèi)容：TTL方波：將波形設(shè)置為方波，峰峰值設(shè)置為5V，直流偏置設(shè)置為2.5V1、7490為異步計(jì)數(shù)器，可以用5421和8421兩種碼制來實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)，請用兩種碼制實(shí)現(xiàn)7490的十進(jìn)制計(jì)數(shù)，用TTL方波作為計(jì)數(shù)脈沖，并作出狀態(tài)表。2、計(jì)數(shù)器7490有兩個異步清零控制端R1和R2，試用7490構(gòu)成六進(jìn)制（8421碼）和七進(jìn)制（5421碼）計(jì)數(shù)器，驗(yàn)證起功能并畫出連接圖。不使用其他器件，還能構(gòu)成哪些進(jìn)制的計(jì)數(shù)器。3、利用7490、7475、7448和數(shù)碼管，搭建一個十進(jìn)制計(jì)數(shù)、鎖存、譯碼、顯示電路，驗(yàn)證7448的滅零輸入功能和7475的鎖存功能，并記錄數(shù)碼管的顯示狀態(tài)。4、考慮一下如何用計(jì)數(shù)器實(shí)現(xiàn)分頻，用7490完成對TTL方波的二分頻和十分頻，并用示波器觀察8421碼和54