主存儲(chǔ)器處于全機(jī)中心地位課件

第4章主存儲(chǔ)器4.1主存儲(chǔ)器處于全機(jī)中心地位4.2主存儲(chǔ)器分類4.3主存儲(chǔ)器的主要技術(shù)指標(biāo)4.4主存儲(chǔ)器的基本操作4.5讀/寫存儲(chǔ)器4.6非易失性存儲(chǔ)器4.7DRAM的研制與發(fā)展（略）4.8半導(dǎo)體存儲(chǔ)器的組成與控制4.9多體交叉存儲(chǔ)器1謝謝觀賞2019-6-23第4章主存儲(chǔ)器4.1主存儲(chǔ)器處于全機(jī)中心地位1謝謝觀賞2學(xué)習(xí)目的1.了解主存儲(chǔ)器處于全機(jī)中心地位、主存儲(chǔ)器分類、主存儲(chǔ)器的主要技術(shù)指標(biāo)、主存儲(chǔ)器的基本操作。2.掌握、存儲(chǔ)器的組成、讀/寫過程的時(shí)序和再生產(chǎn)生的原因和實(shí)現(xiàn)方法。3.掌握半導(dǎo)體存儲(chǔ)器的組成與控制，了解多體交叉存儲(chǔ)器的原理和編碼方法。2謝謝觀賞2019-6-23學(xué)習(xí)目的2謝謝觀賞2019-6-23本章重難點(diǎn)重點(diǎn)：1.靜、動(dòng)態(tài)存儲(chǔ)元的讀/寫原理，再生產(chǎn)生的原因和實(shí)現(xiàn)方法。2.存儲(chǔ)器的字?jǐn)U展、位擴(kuò)展方式，存儲(chǔ)器組成與控制。難點(diǎn)：1.靜、動(dòng)態(tài)存儲(chǔ)元的讀/寫原理。2.存儲(chǔ)器組成與控制。3謝謝觀賞2019-6-23本章重難點(diǎn)重點(diǎn)：3謝謝觀賞2019-6-234.1主存儲(chǔ)器處于全機(jī)中心地位1.正在運(yùn)行的程序和數(shù)據(jù)存放于存儲(chǔ)器中。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。

2.采用DMA技術(shù)或輸入輸出通道技術(shù)，在存儲(chǔ)器和輸入輸出系統(tǒng)之間直接傳輸數(shù)據(jù)。

3.多處理機(jī)系統(tǒng)采用共享存儲(chǔ)器來存取和交換數(shù)據(jù)

4謝謝觀賞2019-6-234.1主存儲(chǔ)器處于全機(jī)中心地位1.正在運(yùn)行的程序和數(shù)據(jù)1、存儲(chǔ)器：是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，用來存放程序和數(shù)據(jù)。2、存儲(chǔ)元：存儲(chǔ)器的最小組成單位，用以存儲(chǔ)1位二進(jìn)制代碼。3、存儲(chǔ)單元：是CPU訪問存儲(chǔ)器基本單位，由若干個(gè)具有相同操作屬性的存儲(chǔ)元組成。4、單元地址：在存儲(chǔ)器中用以表識(shí)存儲(chǔ)單元的唯一編號(hào)，CPU通過該編號(hào)訪問相應(yīng)的存儲(chǔ)單元。5、字存儲(chǔ)單元：存放一個(gè)字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。6、字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的存儲(chǔ)單元，相應(yīng)的單元地址叫字節(jié)地址7、按字尋址計(jì)算機(jī)：可編址的最小單位是字存儲(chǔ)單元的計(jì)算機(jī)。8、按字節(jié)尋址計(jì)算機(jī)：可編址的最小單位是字節(jié)的計(jì)算機(jī)。9、存儲(chǔ)體：存儲(chǔ)單元的集合，是存放二進(jìn)制信息的地方幾個(gè)基本概念5謝謝觀賞2019-6-231、存儲(chǔ)器：是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，用來存放程序和數(shù)據(jù)。幾存儲(chǔ)器各個(gè)概念之間的關(guān)系單元地址00…0000…01........XX…XX存儲(chǔ)單元存儲(chǔ)元存儲(chǔ)容量存儲(chǔ)體6謝謝觀賞2019-6-23存儲(chǔ)器各個(gè)概念之間的關(guān)系單元地址00…00存儲(chǔ)單元存儲(chǔ)元存儲(chǔ)4.2存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分

半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件組成的存儲(chǔ)器。磁表面存儲(chǔ)器：用磁性材料做成的存儲(chǔ)器。2.按存儲(chǔ)方式分

隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存儲(chǔ)單元的物理位置無關(guān)。順序存儲(chǔ)器：只能按某種順序來存取，存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)。7謝謝觀賞2019-6-234.2存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分7謝謝觀賞2019-6-3.按存儲(chǔ)器的讀寫功能分

只讀存儲(chǔ)器(ROM)：存儲(chǔ)的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲(chǔ)器。隨機(jī)讀寫存儲(chǔ)器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器。4.按信息的可保存性分

非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器。永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器。5.按在計(jì)算機(jī)系統(tǒng)中的作用分根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為:

主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。8謝謝觀賞2019-6-233.按存儲(chǔ)器的讀寫功能分8謝謝觀賞2019-6-23

半導(dǎo)體存儲(chǔ)器

只讀

存儲(chǔ)器

ROM

隨機(jī)讀寫存儲(chǔ)器RAM

掩膜ROM

可編程ROM（PROM）

可擦除ROM（EPPROM）

電擦除ROM（E2PROM）

靜態(tài)RAM（SRAM）

動(dòng)態(tài)RAM（DRAM）

半導(dǎo)體存儲(chǔ)器9謝謝觀賞2019-6-23半導(dǎo)體存儲(chǔ)器只讀存儲(chǔ)器ROM隨機(jī)讀寫存儲(chǔ)器R4.3主存儲(chǔ)器的主要技術(shù)指標(biāo)

主存儲(chǔ)器的主要性能指標(biāo):主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。

1.存儲(chǔ)容量：

按字節(jié)或按字尋址，容量為多少字節(jié)，單位：KB（210），MB（220），GB（230）；地址線數(shù)決定最大直接尋址空間大?。╪位地址：2n）。

2.

存取時(shí)間（存儲(chǔ)器訪問時(shí)間）(或讀/寫時(shí)間)：（memoryaccesstime）指啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

*讀出時(shí)間：指從CPU向MEM發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時(shí)間。

*寫入時(shí)間：指從CPU向MEM發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時(shí)間。

10謝謝觀賞2019-6-234.3主存儲(chǔ)器的主要技術(shù)指標(biāo)主存儲(chǔ)器的主要性能指標(biāo)3.

存儲(chǔ)周期時(shí)間（又稱讀/寫周期，或訪問周期）：

CPU連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間。（目前一般存儲(chǔ)器可達(dá)幾納秒（ns））4.4主存儲(chǔ)器的基本操作

主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲(chǔ)器和CPU的連接是由總線支持的，連接形式如圖4．1所示。11謝謝觀賞2019-6-233.

存儲(chǔ)周期時(shí)間（又稱讀/寫周期，或訪問周期）：4.4主

CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪存操作的結(jié)束。AR：地址寄存器

DR：數(shù)據(jù)寄存器

12謝謝觀賞2019-6-23CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次讀（?。┎僮鳎簭腃PU送來的地址所指定的存

儲(chǔ)單元中取出信息，再送給CPU。（1）地址->AR->AB

CPU將地址信號(hào)送至地址總線（2）Read

CPU發(fā)讀命令（3）WaitforMFC等待存儲(chǔ)器工作完成信號(hào)（4）(AR)->DB->DR讀出信息經(jīng)數(shù)據(jù)總線送至CPU寫（存）操作：將要寫入的信息存入CPU所指定的存儲(chǔ)單元中。（1）地址->AR->AB

CPU將地址信號(hào)送至地址總線（2）數(shù)據(jù)->DR->DBCPU將要寫入的數(shù)據(jù)送到數(shù)據(jù)總線（3）WriteCPU發(fā)寫信號(hào)（4）WaitforMFC等待存儲(chǔ)器工作完成信號(hào)13謝謝觀賞2019-6-23讀（?。┎僮鳎簭腃PU送來的地址所指定的存

4.5讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))

存儲(chǔ)器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOSCMOS功耗小、容量大（靜態(tài)MOS除外）工作方式靜態(tài)MOS動(dòng)態(tài)MOS

ECL:發(fā)射集耦合邏輯電路的簡稱14謝謝觀賞2019-6-234.5讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))存儲(chǔ)器工藝雙極存儲(chǔ)信息原理動(dòng)態(tài)存儲(chǔ)器DRAM（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較小,容量大,速度較快,作主存。靜態(tài)存儲(chǔ)器SRAM（雙極型、靜態(tài)MOS型）

依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。功耗較大,速度快,作Cache。SRAM：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會(huì)丟失的，因?yàn)槠洳恍枰M(jìn)行動(dòng)態(tài)刷新，故稱為“靜態(tài)”存儲(chǔ)器。DRAM：利用MOS電容存儲(chǔ)電荷來保存信息，使用時(shí)需要給電容充電才能使信息保持，即要定期刷新。15謝謝觀賞2019-6-23存儲(chǔ)信息原理動(dòng)態(tài)存儲(chǔ)器DRAM（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)字選擇線

位線2 位線1

一.SRAM:MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元（1bit）

VssT1T2T6T5T3T4VGG

VDD

ABT1~T6:構(gòu)成一個(gè)記憶單元的主體，能存儲(chǔ)一位二進(jìn)制信息。其中：T1、T2－存儲(chǔ)二進(jìn)制信息的雙穩(wěn)態(tài)F/F.T3、T4:是T1、T2的負(fù)載管T5、T6：構(gòu)成門控電路電路中有一條字線：用來選擇這個(gè)記憶單元。有兩條位線：用來傳送讀寫信號(hào)。A＝1，B＝0：T1止，T2通，記憶單元存儲(chǔ)“0”A＝0，B＝1：T1通，T2止，記憶單元存儲(chǔ)“1”字線＝“0”，記憶單元未被選中，T5、T6止，F(xiàn)/F與位線斷開，原存信息不會(huì)丟失，稱保持狀態(tài)。字線＝“1”，記憶單元被選中，T5、T6通，可進(jìn)行讀、寫操作。16謝謝觀賞2019-6-23字選擇線位線2 位線1 一.SRAM:MOS靜態(tài)存儲(chǔ)器（1）讀操作因?yàn)門5、T6通＝＞則A、B點(diǎn)與位線1、位線2相連。若記憶單元為“1”＝＞A＝0，B＝1。＝＞T1通，T2止，則位線1產(chǎn)生負(fù)脈沖。若記憶單元為“0”＝＞A＝1，B＝0＝＞T1止，T2通，則位線2產(chǎn)生負(fù)脈沖。

這樣根據(jù)兩條位線上哪一條產(chǎn)生負(fù)脈沖判斷讀出1還是0。字線＝“1”，記憶單元被選中，T5、T6通，可進(jìn)行讀、寫操作。17謝謝觀賞2019-6-23（1）讀操作因?yàn)門5、T6通＝＞則A、B點(diǎn)與位線1、位線2相（2）寫操作若要寫入“1”，則使位線1輸入“0”，位線2輸入“1”，它們分別通過T5、T6管迫使T1通、T2止＝＞A＝0，B＝1，使記憶單元內(nèi)容變成“1”，完成寫“1”操作若要寫入“0”，則使位線1輸入“1”，位線2輸入“0”，它們分別通過T5、T6管迫使T1止、T2通＝＞A＝1，B＝0，使記憶單元內(nèi)容變成“0”，完成寫“0”操作在該記憶單元未被選中或讀出時(shí)，電路處于雙穩(wěn)態(tài)，F(xiàn)/F工作狀態(tài)由電源VDD不斷給T1、T2供電，以保持信息，但是只要電源被切斷，原存信息便會(huì)丟失，這就是半導(dǎo)體存儲(chǔ)器的易失性。18謝謝觀賞2019-6-23（2）寫操作若要寫入“1”，則使位線1輸入“0”，位線2輸入圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的結(jié)構(gòu)圖。19謝謝觀賞2019-6-23圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的結(jié)構(gòu)

T1~T6:存儲(chǔ)單元（1bit）

16個(gè)存儲(chǔ)單元排列成4*4矩陣的形式，每個(gè)存儲(chǔ)單元被連接到不同字線、列線的交叉處，并加上讀/寫控制電路，用地址編譯器提供字線、列線選擇信號(hào)。要訪問16個(gè)存儲(chǔ)單元，需要4位地址A0~A3,A0~A1:行地址，經(jīng)X譯碼器產(chǎn)生4個(gè)譯碼信號(hào)來選擇4行。

A2~A3:列地址，經(jīng)Y譯碼器產(chǎn)生4個(gè)譯碼信號(hào)來選擇4列。這樣用4位地址A0~A3可選中行、列交叉處的存儲(chǔ)單元。為了用Y譯碼信號(hào)選擇一列，在每個(gè)存儲(chǔ)單元處加兩個(gè)MOS管T7、T8。用于選擇把指定列的全部存儲(chǔ)單元的T5、T6管與該列的位線1、位線2連接，而其他各列的全部存儲(chǔ)單元都與對(duì)應(yīng)列的位線1、位線2斷開。20謝謝觀賞2019-6-23T1~T6:存儲(chǔ)單元（1bit）20謝謝觀賞2019-6-

當(dāng)一個(gè)存儲(chǔ)單元被選中，它的字線使該存儲(chǔ)單元的T5、T6管導(dǎo)通。列線把該存儲(chǔ)單元的T7、T8管導(dǎo)通。若，執(zhí)行寫操作，寫入數(shù)據(jù)DIN，經(jīng)T5、T6、T7、T8，寫入F/F。若，執(zhí)行讀操作，F(xiàn)/F的狀態(tài)經(jīng)T5、T6、T7、T8和位線1、位線2，送入讀出放大器，得到讀出數(shù)據(jù)信號(hào)Dout.

1K*1位1k=210,需要10根地址線。

A0~A4:X地址譯碼器A5~A9:Y地址譯碼器組成32*32的存儲(chǔ)矩陣控制端：

21謝謝觀賞2019-6-23當(dāng)一個(gè)存儲(chǔ)單元被選中，它的字線使該存儲(chǔ)單元的T5、T6管導(dǎo)1KbitSRAM22謝謝觀賞2019-6-231KbitSRAM22謝謝觀賞2019-6-232.SRAM存儲(chǔ)器的組成

一個(gè)SRAM存儲(chǔ)器由存儲(chǔ)體、讀寫電路、地址譯碼電路和控制電路等組成。23謝謝觀賞2019-6-232.SRAM存儲(chǔ)器的組成一個(gè)SRAM存儲(chǔ)器由存儲(chǔ)

?

一個(gè)基本存儲(chǔ)電路只能存儲(chǔ)一個(gè)二進(jìn)制位。

?將基本的存儲(chǔ)電路有規(guī)則地組織起來，就是存儲(chǔ)體。

?

存儲(chǔ)體又有不同的組織形式：

將各個(gè)字的同一位組織在一個(gè)芯片中；將各個(gè)字的4位組織在一個(gè)芯片中，如：21141K×4；將各個(gè)字的8位組織在一個(gè)芯片中，如：61162K×8；

如圖所示：

存儲(chǔ)體將4096個(gè)字的同一位組織在一個(gè)集成片中；需16個(gè)片子組成4096×16的存儲(chǔ)器；

4096通常排列成矩陣形式，如64×64，由行選、列選線選中所需的單元。(1)存儲(chǔ)體24謝謝觀賞2019-6-23?一個(gè)基本存儲(chǔ)電路只能存儲(chǔ)一個(gè)二進(jìn)制位。(1)存儲(chǔ)(2)地址譯碼器

單譯碼方式——適用于小容量存儲(chǔ)器中，只有一個(gè)譯碼器。25謝謝觀賞2019-6-23(2)地址譯碼器單譯碼方式——適用于小容量存儲(chǔ)器中

雙譯碼方式——地址譯碼器分成兩個(gè)，可有效減少選擇線的數(shù)目。x1x6426謝謝觀賞2019-6-23雙譯碼方式x1x6426謝謝觀賞2019-6-23(3)驅(qū)動(dòng)器雙譯碼結(jié)構(gòu)中，在譯碼器輸出后加驅(qū)動(dòng)器，驅(qū)動(dòng)掛在各條X方向選擇線上的所有存儲(chǔ)元電路。(4)I/O電路

處于數(shù)據(jù)總線和被選用的單元之間，控制被選中的單元讀出或?qū)懭耄糯笮畔ⅰ?5)片選

在地址選擇時(shí)，首先要選片,只有當(dāng)片選信號(hào)有效時(shí)，此片所連的地址線才有效。(6)輸出驅(qū)動(dòng)電路為了擴(kuò)展存儲(chǔ)器的容量，常需要將幾個(gè)芯片的數(shù)據(jù)線并聯(lián)使用；另外存儲(chǔ)器的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都放在雙向的數(shù)據(jù)總線上。這就用到三態(tài)輸出緩沖器。27謝謝觀賞2019-6-23(3)驅(qū)動(dòng)器27謝謝觀賞2019-6-233.SRAM存儲(chǔ)器芯片實(shí)例Intel2114——1024×4的存儲(chǔ)器：

?4096個(gè)基本存儲(chǔ)單元，排成64×64(64×16×4)的矩陣；?

需10

根地址線尋址；?

X譯碼器輸出

64根選擇線，分別選擇1-64行；?Y譯碼器輸出16根選擇線，分別選擇1-16列控制各列的位線控制門。28謝謝觀賞2019-6-233.SRAM存儲(chǔ)器芯片實(shí)例Intel2114——1024×Intel2114——1K×4

SRAM(64164)29謝謝觀賞2019-6-23Intel2114——1K×4SRAM(64164.開關(guān)特性

（1）讀周期的參數(shù)

片選信號(hào)先建立

地址先建立地址讀數(shù)時(shí)間片選讀時(shí)間片禁止到輸出的傳輸延時(shí)地址對(duì)片選的建立時(shí)間30謝謝觀賞2019-6-234.開關(guān)特性

（1）讀周期的參數(shù)片選信號(hào)先建立地地址讀數(shù)時(shí)間taAdr

當(dāng)CS=0時(shí)，自地址(Adr)建立/開始，到得到讀出數(shù)據(jù)所需的時(shí)間，稱為地址讀數(shù)時(shí)間。片選讀時(shí)間taCS

設(shè)地址信息在CS=1期間已建立，則從CS負(fù)跳變開始到得到讀出數(shù)據(jù)所需的時(shí)間稱為片選讀數(shù)時(shí)間。片禁止到輸出的傳輸延遲tPLHCS→Dour

它是自CS正跳變到達(dá)至輸出變?yōu)椤?”所需的時(shí)間。地址對(duì)片選的建立時(shí)間tsuAdr→CS

如果地址在CS=1期間變化，則為了能在CS負(fù)跳變到達(dá)后按地址讀出數(shù)據(jù)，地址的變化應(yīng)提前在CS負(fù)跳變到達(dá)前進(jìn)行。所需提前的最短時(shí)間稱tsuAdr→CS

31謝謝觀賞2019-6-23地址讀數(shù)時(shí)間taAdr31謝謝觀賞2019-6-23（2）寫周期的參數(shù)地址對(duì)寫允許的建立時(shí)間地址對(duì)寫允許的保持時(shí)間片選對(duì)寫控制的建立時(shí)間片選對(duì)寫控制的保持時(shí)間輸入數(shù)據(jù)對(duì)寫允許的保持時(shí)間輸入數(shù)據(jù)對(duì)寫允許的建立時(shí)間最小寫允許寬度32謝謝觀賞2019-6-23（2）寫周期的參數(shù)地址對(duì)寫允許的建立時(shí)間地址對(duì)寫允許的保持時(shí)地址對(duì)寫允許WE的建立時(shí)間tsuAdr

存儲(chǔ)器一般不允許地址在WE=0期間有變化。若在WE=0期間地址有變化，那么片內(nèi)地址譯碼器的輸出會(huì)因譯碼器內(nèi)部的競爭現(xiàn)象而使一些無關(guān)的單元也寫入數(shù)據(jù)。為此，一般都要求地址的建立應(yīng)提前在WE=0到達(dá)前(即WE=1)進(jìn)行。所需提前的最短時(shí)間稱為tsuAdr地址對(duì)寫允許WE的保持時(shí)間thAdr

在寫允許WE撤除后(即WE=1)，地址必須保持一段時(shí)間不變，這段最短的保持時(shí)間稱為thAdr，又稱寫恢復(fù)時(shí)間。片選對(duì)寫控制的建立時(shí)間tsuCS和保持時(shí)間thCS

存儲(chǔ)器中CS的變化一般總是在WE=1期間進(jìn)行。輸入數(shù)據(jù)對(duì)寫允許的建立時(shí)間tsuDIN

如果數(shù)據(jù)在WE=0期間建立，那么，為了確保數(shù)據(jù)在寫允許WE撤除前就已正確地寫入，數(shù)據(jù)的建立便不能太遲。把數(shù)據(jù)到達(dá)至寫允許撤除的最短時(shí)間間隔稱為tsuDIN。數(shù)據(jù)對(duì)寫允許的保持時(shí)間thDIN最小寫允許寬度tWWE33謝謝觀賞2019-6-2333謝謝觀賞2019-6-23二．動(dòng)態(tài)存儲(chǔ)器(DRAM)

1.存儲(chǔ)單元和存儲(chǔ)器原理(1)三管（早期1KbitDRAM）

組成:

T1,T2,T3,C

定義:

“1”--C有電荷“0”--C上無電荷工作:讀出:讀出數(shù)據(jù)線預(yù)充電至“1”，讀出選擇線“1”，T3導(dǎo)通，若C上有電荷，T2導(dǎo)通，讀出數(shù)據(jù)線經(jīng)T2、T3接地，讀出電壓為“0”。若C上無電荷，T2截止，讀出數(shù)據(jù)線上的電壓無變化。寫入:

在寫入數(shù)據(jù)線上加“1”，在寫入選擇線上加“1”，T1導(dǎo)通。C隨寫入信號(hào)而充電或放電（“0”放電，“1”充電）。若T1截止，C的電壓保持不變。

三管單元布線較復(fù)雜，所用元件較多，但電路穩(wěn)定。34謝謝觀賞2019-6-23二．動(dòng)態(tài)存儲(chǔ)器(DRAM)1.存儲(chǔ)單元和存儲(chǔ)器原理(1)三單管單元組成:Cs：記憶單元T：控制門管

2.單管（4Kbitmem）(1)讀數(shù)據(jù)：數(shù)據(jù)線預(yù)充電至“1”，字線來“1”，T導(dǎo)通.1)原有“1”CS上充有電荷（放電）－＞T管在位線上產(chǎn)生讀電流完成讀“1”操作。2）原存“0”－＞CS無電荷－＞T管在位線上不產(chǎn)生讀電流完成讀“0”操作。讀完成后，CS上的電荷被泄放完，因此是破壞性讀出，必須采用重寫再生措施。

Cs不能做得太大，一般比位線上寄生電容Cd還要小，讀出時(shí)，T導(dǎo)通，電荷在Cs與Cd間分配，會(huì)使讀出電流信息減少。用單管作為存儲(chǔ)器，讀出放大器的靈敏度應(yīng)具有較高的靈敏度，因?yàn)樾畔⒈３直４嬖诤苄〉腃s上，也只能保持2ms,必須定時(shí)刷新。35謝謝觀賞2019-6-23單管單元組成:Cs：記憶單元T：控制門管2.單管（4Kb（2）寫數(shù)據(jù)：字線來“1”，T導(dǎo)通，電路被選中。

1）若數(shù)據(jù)線為“0”且CS上無電荷－＞準(zhǔn)備寫“1”則VDD要對(duì)Cs充電，Cs上存儲(chǔ)一定電荷“1”已寫入。

2）若數(shù)據(jù)線為“1”且CS存有電荷－＞準(zhǔn)備寫“0”－＞則Cs通過T放電－＞使Cs上無電荷－＞“0”寫入

3）如果寫入的數(shù)據(jù)與Cs中原存儲(chǔ)信息相同，則Cs中原存儲(chǔ)有無電荷的情形不會(huì)發(fā)生變化。優(yōu)點(diǎn)：線路簡單，單元占用面積小，速度快。缺點(diǎn)：讀出是破壞性的，要重寫，另外要有較高靈敏度的放大器。36謝謝觀賞2019-6-23（2）寫數(shù)據(jù)：優(yōu)點(diǎn)：線路簡單，單元占用面積小，速度快。36謝16K存儲(chǔ)器地需14位地址碼，為了減少封裝引腳數(shù)，地址碼分兩批（每批7位）送至存儲(chǔ)器，先送行地址，再送列地址。由2個(gè)64*128陣列組成。37謝謝觀賞2019-6-2316K存儲(chǔ)器地需14位地址碼，為了減少封裝引腳數(shù)，地址碼分兩2.再生

DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)逐漸漏掉，從而使存儲(chǔ)的信息丟失。為了保證存儲(chǔ)信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來的電荷。把這一充電過程稱為再生，或稱為刷新。對(duì)于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲(chǔ)單元的，因此它不需要再生。38謝謝觀賞2019-6-232.再生DRAM是通過把電荷充積到MOS管的柵極電容

DRAM采用“讀出”方式進(jìn)行再生。

利用單元數(shù)據(jù)線上的讀出放大器來實(shí)現(xiàn)。讀出放大器在讀出存儲(chǔ)單元的信息并進(jìn)行放大的同時(shí)，將所讀出的信息重新寫入該存儲(chǔ)單元，從而完成存儲(chǔ)器的再生（刷新）。一般DRAM的再生時(shí)間應(yīng)<=2ms由于DRAM每列都有自己的讀出放大器，只要依次改變行地址輪流進(jìn)行讀放再生即可。這種方式稱行地址再生方式。39謝謝觀賞2019-6-23DRAM采用“讀出”方式進(jìn)行再生。39謝謝觀賞203.時(shí)序圖工作方式：讀工作方式寫工作方式讀－改寫工作方式頁面工作方式再生工作方式40謝謝觀賞2019-6-233.時(shí)序圖工作方式：40謝謝觀賞2019-6-23

動(dòng)態(tài)存儲(chǔ)器RAS、CAS與Adr的相互關(guān)系41謝謝觀賞2019-6-23動(dòng)態(tài)存儲(chǔ)器RAS、CAS與Adr的相互關(guān)系41謝謝觀賞2動(dòng)態(tài)存儲(chǔ)器讀工作方式時(shí)序圖

讀工作周期42謝謝觀賞2019-6-23動(dòng)態(tài)存儲(chǔ)器讀工作方式時(shí)序圖讀工作周期42謝謝觀賞2019-動(dòng)態(tài)存儲(chǔ)器寫工作方式時(shí)序圖

寫工作周期43謝謝觀賞2019-6-23動(dòng)態(tài)存儲(chǔ)器寫工作方式時(shí)序圖寫工作周期43謝謝觀賞2019-動(dòng)態(tài)存儲(chǔ)器讀-改寫工作方式的時(shí)序圖

讀－改寫周期44謝謝觀賞2019-6-23動(dòng)態(tài)存儲(chǔ)器讀-改寫工作方式的時(shí)序圖讀－改寫周期44謝謝觀賞動(dòng)態(tài)存儲(chǔ)器頁面讀方式時(shí)序圖

45謝謝觀賞2019-6-23動(dòng)態(tài)存儲(chǔ)器頁面讀方式時(shí)序圖45謝謝觀賞2019-6-234.DRAM與SRAM的比較

DRAM的優(yōu)點(diǎn):(1)每片存儲(chǔ)容量較大；引腳數(shù)少。(2)價(jià)格比較便宜。(3)所需功率大約只有SRAM的1／6。

DRAM作為計(jì)算機(jī)主存儲(chǔ)器的主要元件得到了廣泛的應(yīng)用.

DRAM的缺點(diǎn):(1)速度比SRAM要低。(2)DRAM需要再生，這不僅浪費(fèi)了寶貴的時(shí)間，還需要有配套的再生電路，它也要用去一部分功率。

SRAM一般用作容量不大的高速存儲(chǔ)器。46謝謝觀賞2019-6-234.DRAM與SRAM的比較DRAM的優(yōu)點(diǎn):46謝謝觀賞24.6非易失性半導(dǎo)體存儲(chǔ)器易失性存儲(chǔ)器(DRAM和SRAM):當(dāng)?shù)綦姇r(shí)，所存儲(chǔ)的內(nèi)容立即消失。非易失性半導(dǎo)體存儲(chǔ)器:即使停電，所存儲(chǔ)的內(nèi)容也不會(huì)丟失。根據(jù)半導(dǎo)體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。47謝謝觀賞2019-6-234.6非易失性半導(dǎo)體存儲(chǔ)器易失性存儲(chǔ)器(DRAM和SRA1．只讀存儲(chǔ)器(ROM)

掩模式ROM由芯片制造商在制造時(shí)寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲(chǔ)原理是以元件的“有／無”來表示該存儲(chǔ)單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，顯而易見，其存儲(chǔ)內(nèi)容是不會(huì)改變的。48謝謝觀賞2019-6-231．只讀存儲(chǔ)器(ROM)掩模式ROM由芯片制造商在制2．可編程序的只讀存儲(chǔ)器(PROM)

PROM可由用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的，使用前，用戶根據(jù)需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲(chǔ)器。掉電后不會(huì)影響其所存儲(chǔ)的內(nèi)容。49謝謝觀賞2019-6-232．可編程序的只讀存儲(chǔ)器(PROM)PROM可由3．可擦可編程序的只讀存儲(chǔ)器(EPROM)EPROM的基本存儲(chǔ)單元由一個(gè)管子組成，但管子內(nèi)多增加了一個(gè)浮置柵。50謝謝觀賞2019-6-233．可擦可編程序的只讀存儲(chǔ)器(EPROM)EPROM的基編程序(寫入)時(shí)，在控制柵的高壓吸引下，自由電子越過氧化層進(jìn)入浮置柵；當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道(接通狀態(tài))，信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。改寫時(shí)，先將其全部內(nèi)容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM的編程次數(shù)不受限制。51謝謝觀賞2019-6-23編程序(寫入)時(shí)，在控制柵的高壓吸引下，自由電子越過氧化層進(jìn)4．可電擦可編程序只讀存儲(chǔ)器(E2PROM)

E2PROM每個(gè)存儲(chǔ)單元采用兩個(gè)晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。

E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制(因氧化層被磨損)。其讀寫操作類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。52謝謝觀賞2019-6-234．可電擦可編程序只讀存儲(chǔ)器(E2PROM)E2PROM每5．快擦除讀寫存儲(chǔ)器(FlashMemory)FlashMemory是用單管來存儲(chǔ)一位信息，用電來擦除,但是它只能擦除整個(gè)區(qū)或整個(gè)器件。在源極上加高壓Vpp，控制柵接地，在電場作用下，浮置柵上的電子越過氧化層進(jìn)入源極區(qū)而全部消失，實(shí)現(xiàn)整體擦除或分區(qū)擦除。53謝謝觀賞2019-6-235．快擦除讀寫存儲(chǔ)器(FlashMemory)Fla

快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。目前價(jià)格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫和高速度(讀)等特性的存儲(chǔ)器。它是近年來發(fā)展很快很有前途的存儲(chǔ)器。54謝謝觀賞2019-6-23快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼4．7DRAM的研制與發(fā)展（略）1．增強(qiáng)型DRAM(EDRAM)

增強(qiáng)型DRAM(EDRAM)改進(jìn)了CMOS制造工藝，使晶體管開關(guān)加速，其結(jié)果使EDRAM的存取時(shí)間和周期時(shí)間比普通DRAM減少一半，而且在EDRAM芯片中還集成了小容量SRAMcache.

例如，在4Mb(1MX4位)EDRAM芯片中，內(nèi)含4MbDRAM和2Kb(512X4位)SRAMcache。

2．cacheDRAM(CDRAM)

其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同55謝謝觀賞2019-6-234．7DRAM的研制與發(fā)展（略）1．增強(qiáng)型DRAM(ED

3.EDODRAM(extendeddataout)

可提前預(yù)存取的DRAM（20~30ns）.

4．同步DRAM(SDRAM)

存儲(chǔ)器在收到地址信息和控制信息后的信息存取過程中，CPU可同步并行處理其他任務(wù)，而1~3的DRAM此時(shí)只能停下來等待CPU的存取處理。（10~15ns）5.RambusDRAM（RDAM）

與CPU之間采用專用總線傳輸數(shù)據(jù)，采用垂直封裝（2ns）

6.集成隨機(jī)存儲(chǔ)器（IRAM)

將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列、刷新邏輯、裁決邏輯、地址分時(shí)、時(shí)序控制及測試電路等部分。

7.ASICRAM

根據(jù)用于需求而設(shè)計(jì)的專用存儲(chǔ)器芯片

56謝謝觀賞2019-6-233.EDODRAM(extendeddata4．8半導(dǎo)體存儲(chǔ)器的組成與控制

常用的半導(dǎo)體存儲(chǔ)器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16Ml位和4M4位等種類。1．存儲(chǔ)器容量擴(kuò)展(1)位擴(kuò)展

概念:位擴(kuò)展指的是用多個(gè)存儲(chǔ)器器件對(duì)字長進(jìn)行擴(kuò)充。

方法:位擴(kuò)展的連接方式是將多片存儲(chǔ)器的地址、片選CS、讀寫控制端R／W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。57謝謝觀賞2019-6-234．8半導(dǎo)體存儲(chǔ)器的組成與控制常用的半導(dǎo)體存儲(chǔ)器芯例:16K4位芯片組成16K8位的存儲(chǔ)器58謝謝觀賞2019-6-23例:16K4位芯片組成16K8位的存儲(chǔ)器58謝謝(2)字?jǐn)U展

概念:字?jǐn)U展指的是增加存儲(chǔ)器中字的數(shù)量。方法:

靜態(tài)存儲(chǔ)器進(jìn)行字?jǐn)U展時(shí)，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應(yīng)并聯(lián)，而由片選信號(hào)來區(qū)分各芯片的地址范圍。

動(dòng)態(tài)存儲(chǔ)器一般不設(shè)置CS端，但可用RAS端來擴(kuò)展字?jǐn)?shù)。只有當(dāng)RAS由“1”變“0”時(shí)，才會(huì)激發(fā)出行時(shí)鐘，存儲(chǔ)器才會(huì)工作。59謝謝觀賞2019-6-23(2)字?jǐn)U展概念:字?jǐn)U展指的是增加存儲(chǔ)器中字的數(shù)量。方法例:

4個(gè)16K8位靜態(tài)芯片組成64K8位存儲(chǔ)器。60謝謝觀賞2019-6-23例:4個(gè)16K8位靜態(tài)芯片組成64K8位存儲(chǔ)器(3)字位擴(kuò)展

實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)存儲(chǔ)器的容量為MN位，若使用LK位存儲(chǔ)器芯片，那么，這個(gè)存儲(chǔ)器共需要個(gè)存儲(chǔ)器芯片。61謝謝觀賞2019-6-23(3)字位擴(kuò)展實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)例:由Intel2114(1K4位)芯片組成容量為4K8位的主存儲(chǔ)器的邏輯框圖,說明地址總線和數(shù)據(jù)總線的位數(shù)，該存儲(chǔ)器與8位字長的CPU的連接關(guān)系。解：此題所用芯片是同種芯片。（1）片數(shù)=存儲(chǔ)器總?cè)萘浚ㄎ唬?芯片容量（位）

=4K*8/（1K*4）=8（片）（2）CPU總線（由存儲(chǔ)器容量決定）地址線位數(shù)=log2(字?jǐn)?shù))=log2(4K)=12(位)

數(shù)據(jù)線位數(shù)=字長=8（位）62謝謝觀賞2019-6-23例:由Intel2114(1K4位)芯片組成容量為4K（3）芯片總線（由芯片容量決定）地址線=log2(1K)=10(位)

數(shù)據(jù)線=4（位）（4）分組（組內(nèi)并行工作，Cs連在一起，組間串行工作，Cs分別連接譯碼器的輸出）組內(nèi)芯片數(shù)=存儲(chǔ)器字長/芯片字長

=8/4=2（片）組數(shù)=芯片總數(shù)/組內(nèi)片數(shù)=8/2=4（組）（5）地址分配與片選邏輯63謝謝觀賞2019-6-23（3）芯片總線（由芯片容量決定）63謝謝觀賞2019-6-264KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11…A0000……0任意值001……1011……1101……101

0……0100……0110……0111……1片選芯片地址

低位地址分配給芯片，高位地址形成片選邏輯。

芯片芯片地址片選信號(hào)片選邏輯1K1K1K1KA9…A0A9…A0A9…A0A9…A0CS0CS1CS2CS3A11A10A11A10A11A10A11A1064謝謝觀賞2019-6-2364KB1K×41K×41K×41K×41K×41K×41K(6)連接方式:擴(kuò)展位數(shù),擴(kuò)展單元數(shù),連接控制線65謝謝觀賞2019-6-23(6)連接方式:擴(kuò)展位數(shù),擴(kuò)展單元數(shù),連接控制線65謝謝觀賞例：某半導(dǎo)體存儲(chǔ)器，按字節(jié)編址。其中，0000H~07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H~13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15~A0（低）。給出地址分配和片選邏輯。例2.1.計(jì)算容量和芯片數(shù)ROM區(qū)：2KB

RAM區(qū)：3KB共3片

存儲(chǔ)空間分配：先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。66謝謝觀賞2019-6-23例：某半導(dǎo)體存儲(chǔ)器，按字節(jié)編址。其中，0000H~07FFA15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配給芯片，高位地址形成片選邏輯。

芯片芯片地址片選信號(hào)片選邏輯2K2K1KA10~A0A10~A0A9~A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址尋址：ROMA12~A064KB1K2K2KRAMA10A15A14A13為全067謝謝觀賞2019-6-23A15A14A13A12A11A10A9…A002．存儲(chǔ)控制

在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀／寫控制邏輯等。在大容量存儲(chǔ)器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端減少到地址碼的一半。

動(dòng)態(tài)存儲(chǔ)器依靠電容電荷存儲(chǔ)信息。平時(shí)無電源供電，時(shí)間一長電容電荷會(huì)泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。68謝謝觀賞2019-6-232．存儲(chǔ)控制在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加(1)集中刷新：在一個(gè)刷新周期(從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止)內(nèi)，利用一段固定的時(shí)間，依次對(duì)存儲(chǔ)器的所有行逐一再生，在此期間停止對(duì)存儲(chǔ)器的讀和寫。2.最大刷新間隔3.刷新方法定期向電容補(bǔ)充電荷刷新死區(qū)用在實(shí)時(shí)要求不高的場合。R/W刷新R/W刷新2ms50ns69謝謝觀賞2019-6-23(1)集中刷新：在一個(gè)刷新周期(從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束例如：一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為1024個(gè)工作周期，用于讀和寫的為8976個(gè)工作周期。

集中刷新的缺點(diǎn)是在刷新期間不能訪問存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。70謝謝觀賞2019-6-23例如：一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。2ms（2）分步刷新例.（2）分布式刷新：把刷新操作分散到刷新周期（2ms）內(nèi)用在大多數(shù)計(jì)算機(jī)中。每隔一段時(shí)間刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新請(qǐng)求，刷新一行；2毫秒內(nèi)刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請(qǐng)求刷新請(qǐng)求（DMA請(qǐng)求）（DMA請(qǐng)求）71謝謝觀賞2019-6-232ms（2）分步刷新例.（2）分布式刷新：把刷新操作分散到刷

動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新訪存裁決、刷新控制邏輯等。這些線路可以集中在RAM存儲(chǔ)控制器芯片中。

例如Intel8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設(shè)計(jì)的。

2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203邏輯框圖。根據(jù)它所控制的芯片不同，8203有16K與64K兩種工作模式。72謝謝觀賞2019-6-23動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)73謝謝觀賞2019-6-2373謝謝觀賞2019-6-233．存儲(chǔ)校驗(yàn)線路

計(jì)算機(jī)在運(yùn)行過程中，主存儲(chǔ)器要和CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù)。由于結(jié)構(gòu)、工藝和元件質(zhì)量等種種原因，數(shù)據(jù)在存儲(chǔ)過程中有可能出錯(cuò)，所以，一般在主存儲(chǔ)器中設(shè)置差錯(cuò)校驗(yàn)線路。

實(shí)現(xiàn)差錯(cuò)檢測和差錯(cuò)校正的代價(jià)是信息冗余。

早期的計(jì)算機(jī)多采用奇偶校驗(yàn)電路，只有一位附加位，但這只能發(fā)現(xiàn)一位錯(cuò)而不能糾正。由于大規(guī)模集成電路的發(fā)展，主存儲(chǔ)器的位數(shù)可以做得更多，使多數(shù)計(jì)算機(jī)的存儲(chǔ)器有糾正錯(cuò)誤代碼的功能(ECC)。一般采用的海明碼校驗(yàn)線路可以糾正一位錯(cuò)。74謝謝觀賞2019-6-233．存儲(chǔ)校驗(yàn)線路計(jì)算機(jī)在運(yùn)行過程中，主存儲(chǔ)器要和CP4．9多體交叉存儲(chǔ)器（了解）

計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，稱為“存儲(chǔ)模塊”。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與交叉存取。如果在M個(gè)模塊上交叉編址(M=2m)，則稱為模M交叉編址。通常采用的編址方式如圖4．22(a)所示。75謝謝觀賞2019-6-234．9多體交叉存儲(chǔ)器（了解）計(jì)算機(jī)中大容量的

主存地址寄存器的低位部分經(jīng)譯碼后選擇不同的存儲(chǔ)體（m位），而高位部分則指向存儲(chǔ)體的存儲(chǔ)字。76謝謝觀賞2019-6-23主存地址寄存器的低位部分經(jīng)譯碼后選擇不同的存儲(chǔ)體（m位）設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L，各存儲(chǔ)模塊進(jìn)行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個(gè)模塊Mi的地址編號(hào)應(yīng)按下式給出：

M*j+i

其中，j=0,1,2,…,L-1；i=0,1,2,…,M-177謝謝觀賞2019-6-23設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L，各存儲(chǔ)模塊進(jìn)行低位例：四個(gè)分體組成的多體交叉存儲(chǔ)器，四個(gè)分體為M0~M3.其編址如表4.2所示。78謝謝觀賞2019-6-23例：四個(gè)分體組成的多體交叉存儲(chǔ)器，四個(gè)分體為M0~M3.在多體交叉存儲(chǔ)器中，連續(xù)的地址分布在相鄰的存儲(chǔ)體中，而同一存儲(chǔ)體的地址都是不連續(xù)的。這種編址方式又稱橫向編址。多體交叉存儲(chǔ)器采用分時(shí)工作的方法，CPU在一個(gè)存取周期內(nèi)可以分時(shí)地訪問每個(gè)分體。在4個(gè)分體完全并行的理想情況下，每隔1/4存取周期啟動(dòng)一個(gè)存儲(chǔ)體，每個(gè)存取周期將可訪存4次，使主存的吞吐量提高為原來的4倍。但在實(shí)際應(yīng)用中，當(dāng)出現(xiàn)數(shù)據(jù)相關(guān)和轉(zhuǎn)移時(shí)，將破壞并行性，不可能達(dá)到上述理想值。注意：多體交叉存儲(chǔ)器要求存儲(chǔ)體的個(gè)數(shù)必須是2的整數(shù)冪，即必須中2、4、8、16、…個(gè)，而且任一分體出現(xiàn)故障都影響整個(gè)地址空間的所有區(qū)域。79謝謝觀賞2019-6-23在多體交叉存儲(chǔ)器中，連續(xù)的地址分布在相鄰的存儲(chǔ)體中，而同一每一存儲(chǔ)模塊本身來說，對(duì)它的連續(xù)兩次訪問時(shí)間間隔仍等于單模塊訪問周期,但每隔一個(gè)T/M就有一個(gè)數(shù)據(jù)存取。

80謝謝觀賞2019-6-23每一存儲(chǔ)模塊本身來說，對(duì)它的連續(xù)兩次訪問時(shí)間間隔仍等于單模塊81謝謝觀賞2019-6-2381謝謝觀賞2019-6-23課后作業(yè)1.有一個(gè)512K×16的存儲(chǔ)器，由64K×1的2164RAM芯片構(gòu)成(芯片內(nèi)是4個(gè)128×128結(jié)構(gòu))。(1)總共需要多少個(gè)RAM芯片?(2)采用分散刷新方式，如單元刷新間隔不超過2ms，則刷新信號(hào)的周期是多少?(3)如采用集中刷新方式，設(shè)讀/寫周期T=0.1μs，存儲(chǔ)器刷新一遍最少用多少時(shí)間?2.某機(jī)器中，已知道有一個(gè)地址空間為0000H～1FFFH的ROM區(qū)域，現(xiàn)在再用RAM芯片(8K×4)形成一個(gè)16K×8的RAM區(qū)域，起始地址為2000H，假設(shè)RAM芯片有CS和WE信號(hào)控制端。CPU地址總線為A15～A0，數(shù)據(jù)總線為D7～D0，控制信號(hào)為R/(讀/寫)，MREQ(當(dāng)存儲(chǔ)器進(jìn)行讀或?qū)懖僮鲿r(shí)，該信號(hào)指示地址總線上的地址是有效的)。要求畫出邏輯圖。82謝謝觀賞2019-6-23課后作業(yè)1.有一個(gè)512K×16的存儲(chǔ)器，由64K×1的2183謝謝觀賞2019-6-2383謝謝觀賞2019-6-23第4章主存儲(chǔ)器4.1主存儲(chǔ)器處于全機(jī)中心地位4.2主存儲(chǔ)器分類4.3主存儲(chǔ)器的主要技術(shù)指標(biāo)4.4主存儲(chǔ)器的基本操作4.5讀/寫存儲(chǔ)器4.6非易失性存儲(chǔ)器4.7DRAM的研制與發(fā)展（略）4.8半導(dǎo)體存儲(chǔ)器的組成與控制4.9多體交叉存儲(chǔ)器84謝謝觀賞2019-6-23第4章主存儲(chǔ)器4.1主存儲(chǔ)器處于全機(jī)中心地位1謝謝觀賞2學(xué)習(xí)目的1.了解主存儲(chǔ)器處于全機(jī)中心地位、主存儲(chǔ)器分類、主存儲(chǔ)器的主要技術(shù)指標(biāo)、主存儲(chǔ)器的基本操作。2.掌握、存儲(chǔ)器的組成、讀/寫過程的時(shí)序和再生產(chǎn)生的原因和實(shí)現(xiàn)方法。3.掌握半導(dǎo)體存儲(chǔ)器的組成與控制，了解多體交叉存儲(chǔ)器的原理和編碼方法。85謝謝觀賞2019-6-23學(xué)習(xí)目的2謝謝觀賞2019-6-23本章重難點(diǎn)重點(diǎn)：1.靜、動(dòng)態(tài)存儲(chǔ)元的讀/寫原理，再生產(chǎn)生的原因和實(shí)現(xiàn)方法。2.存儲(chǔ)器的字?jǐn)U展、位擴(kuò)展方式，存儲(chǔ)器組成與控制。難點(diǎn)：1.靜、動(dòng)態(tài)存儲(chǔ)元的讀/寫原理。2.存儲(chǔ)器組成與控制。86謝謝觀賞2019-6-23本章重難點(diǎn)重點(diǎn)：3謝謝觀賞2019-6-234.1主存儲(chǔ)器處于全機(jī)中心地位1.正在運(yùn)行的程序和數(shù)據(jù)存放于存儲(chǔ)器中。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。

2.采用DMA技術(shù)或輸入輸出通道技術(shù)，在存儲(chǔ)器和輸入輸出系統(tǒng)之間直接傳輸數(shù)據(jù)。

3.多處理機(jī)系統(tǒng)采用共享存儲(chǔ)器來存取和交換數(shù)據(jù)

87謝謝觀賞2019-6-234.1主存儲(chǔ)器處于全機(jī)中心地位1.正在運(yùn)行的程序和數(shù)據(jù)1、存儲(chǔ)器：是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，用來存放程序和數(shù)據(jù)。2、存儲(chǔ)元：存儲(chǔ)器的最小組成單位，用以存儲(chǔ)1位二進(jìn)制代碼。3、存儲(chǔ)單元：是CPU訪問存儲(chǔ)器基本單位，由若干個(gè)具有相同操作屬性的存儲(chǔ)元組成。4、單元地址：在存儲(chǔ)器中用以表識(shí)存儲(chǔ)單元的唯一編號(hào)，CPU通過該編號(hào)訪問相應(yīng)的存儲(chǔ)單元。5、字存儲(chǔ)單元：存放一個(gè)字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。6、字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的存儲(chǔ)單元，相應(yīng)的單元地址叫字節(jié)地址7、按字尋址計(jì)算機(jī)：可編址的最小單位是字存儲(chǔ)單元的計(jì)算機(jī)。8、按字節(jié)尋址計(jì)算機(jī)：可編址的最小單位是字節(jié)的計(jì)算機(jī)。9、存儲(chǔ)體：存儲(chǔ)單元的集合，是存放二進(jìn)制信息的地方幾個(gè)基本概念88謝謝觀賞2019-6-231、存儲(chǔ)器：是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，用來存放程序和數(shù)據(jù)。幾存儲(chǔ)器各個(gè)概念之間的關(guān)系單元地址00…0000…01........XX…XX存儲(chǔ)單元存儲(chǔ)元存儲(chǔ)容量存儲(chǔ)體89謝謝觀賞2019-6-23存儲(chǔ)器各個(gè)概念之間的關(guān)系單元地址00…00存儲(chǔ)單元存儲(chǔ)元存儲(chǔ)4.2存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分

半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件組成的存儲(chǔ)器。磁表面存儲(chǔ)器：用磁性材料做成的存儲(chǔ)器。2.按存儲(chǔ)方式分

隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存儲(chǔ)單元的物理位置無關(guān)。順序存儲(chǔ)器：只能按某種順序來存取，存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)。90謝謝觀賞2019-6-234.2存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分7謝謝觀賞2019-6-3.按存儲(chǔ)器的讀寫功能分

只讀存儲(chǔ)器(ROM)：存儲(chǔ)的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲(chǔ)器。隨機(jī)讀寫存儲(chǔ)器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器。4.按信息的可保存性分

非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器。永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器。5.按在計(jì)算機(jī)系統(tǒng)中的作用分根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為:

主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。91謝謝觀賞2019-6-233.按存儲(chǔ)器的讀寫功能分8謝謝觀賞2019-6-23

半導(dǎo)體存儲(chǔ)器

只讀

存儲(chǔ)器

ROM

隨機(jī)讀寫存儲(chǔ)器RAM

掩膜ROM

可編程ROM（PROM）

可擦除ROM（EPPROM）

電擦除ROM（E2PROM）

靜態(tài)RAM（SRAM）

動(dòng)態(tài)RAM（DRAM）

半導(dǎo)體存儲(chǔ)器92謝謝觀賞2019-6-23半導(dǎo)體存儲(chǔ)器只讀存儲(chǔ)器ROM隨機(jī)讀寫存儲(chǔ)器R4.3主存儲(chǔ)器的主要技術(shù)指標(biāo)

主存儲(chǔ)器的主要性能指標(biāo):主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。

1.存儲(chǔ)容量：

按字節(jié)或按字尋址，容量為多少字節(jié)，單位：KB（210），MB（220），GB（230）；地址線數(shù)決定最大直接尋址空間大?。╪位地址：2n）。

2.

存取時(shí)間（存儲(chǔ)器訪問時(shí)間）(或讀/寫時(shí)間)：（memoryaccesstime）指啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

*讀出時(shí)間：指從CPU向MEM發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時(shí)間。

*寫入時(shí)間：指從CPU向MEM發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時(shí)間。

93謝謝觀賞2019-6-234.3主存儲(chǔ)器的主要技術(shù)指標(biāo)主存儲(chǔ)器的主要性能指標(biāo)3.

存儲(chǔ)周期時(shí)間（又稱讀/寫周期，或訪問周期）：

CPU連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間。（目前一般存儲(chǔ)器可達(dá)幾納秒（ns））4.4主存儲(chǔ)器的基本操作

主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲(chǔ)器和CPU的連接是由總線支持的，連接形式如圖4．1所示。94謝謝觀賞2019-6-233.

存儲(chǔ)周期時(shí)間（又稱讀/寫周期，或訪問周期）：4.4主

CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪存操作的結(jié)束。AR：地址寄存器

DR：數(shù)據(jù)寄存器

95謝謝觀賞2019-6-23CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次讀（?。┎僮鳎簭腃PU送來的地址所指定的存

儲(chǔ)單元中取出信息，再送給CPU。（1）地址->AR->AB

CPU將地址信號(hào)送至地址總線（2）Read

CPU發(fā)讀命令（3）WaitforMFC等待存儲(chǔ)器工作完成信號(hào)（4）(AR)->DB->DR讀出信息經(jīng)數(shù)據(jù)總線送至CPU寫（存）操作：將要寫入的信息存入CPU所指定的存儲(chǔ)單元中。（1）地址->AR->AB

CPU將地址信號(hào)送至地址總線（2）數(shù)據(jù)->DR->DBCPU將要寫入的數(shù)據(jù)送到數(shù)據(jù)總線（3）WriteCPU發(fā)寫信號(hào)（4）WaitforMFC等待存儲(chǔ)器工作完成信號(hào)96謝謝觀賞2019-6-23讀（?。┎僮鳎簭腃PU送來的地址所指定的存

4.5讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))

存儲(chǔ)器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOSCMOS功耗小、容量大（靜態(tài)MOS除外）工作方式靜態(tài)MOS動(dòng)態(tài)MOS

ECL:發(fā)射集耦合邏輯電路的簡稱97謝謝觀賞2019-6-234.5讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))存儲(chǔ)器工藝雙極存儲(chǔ)信息原理動(dòng)態(tài)存儲(chǔ)器DRAM（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較小,容量大,速度較快,作主存。靜態(tài)存儲(chǔ)器SRAM（雙極型、靜態(tài)MOS型）

依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。功耗較大,速度快,作Cache。SRAM：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會(huì)丟失的，因?yàn)槠洳恍枰M(jìn)行動(dòng)態(tài)刷新，故稱為“靜態(tài)”存儲(chǔ)器。DRAM：利用MOS電容存儲(chǔ)電荷來保存信息，使用時(shí)需要給電容充電才能使信息保持，即要定期刷新。98謝謝觀賞2019-6-23存儲(chǔ)信息原理動(dòng)態(tài)存儲(chǔ)器DRAM（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)字選擇線

位線2 位線1

一.SRAM:MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元（1bit）

VssT1T2T6T5T3T4VGG

VDD

ABT1~T6:構(gòu)成一個(gè)記憶單元的主體，能存儲(chǔ)一位二進(jìn)制信息。其中：T1、T2－存儲(chǔ)二進(jìn)制信息的雙穩(wěn)態(tài)F/F.T3、T4:是T1、T2的負(fù)載管T5、T6：構(gòu)成門控電路電路中有一條字線：用來選擇這個(gè)記憶單元。有兩條位線：用來傳送讀寫信號(hào)。A＝1，B＝0：T1止，T2通，記憶單元存儲(chǔ)“0”A＝0，B＝1：T1通，T2止，記憶單元存儲(chǔ)“1”字線＝“0”，記憶單元未被選中，T5、T6止，F(xiàn)/F與位線斷開，原存信息不會(huì)丟失，稱保持狀態(tài)。字線＝“1”，記憶單元被選中，T5、T6通，可進(jìn)行讀、寫操作。99謝謝觀賞2019-6-23字選擇線位線2 位線1 一.SRAM:MOS靜態(tài)存儲(chǔ)器（1）讀操作因?yàn)門5、T6通＝＞則A、B點(diǎn)與位線1、位線2相連。若記憶單元為“1”＝＞A＝0，B＝1。＝＞T1通，T2止，則位線1產(chǎn)生負(fù)脈沖。若記憶單元為“0”＝＞A＝1，B＝0＝＞T1止，T2通，則位線2產(chǎn)生負(fù)脈沖。

這樣根據(jù)兩條位線上哪一條產(chǎn)生負(fù)脈沖判斷讀出1還是0。字線＝“1”，記憶單元被選中，T5、T6通，可進(jìn)行讀、寫操作。100謝謝觀賞2019-6-23（1）讀操作因?yàn)門5、T6通＝＞則A、B點(diǎn)與位線1、位線2相（2）寫操作若要寫入“1”，則使位線1輸入“0”，位線2輸入“1”，它們分別通過T5、T6管迫使T1通、T2止＝＞A＝0，B＝1，使記憶單元內(nèi)容變成“1”，完成寫“1”操作若要寫入“0”，則使位線1輸入“1”，位線2輸入“0”，它們分別通過T5、T6管迫使T1止、T2通＝＞A＝1，B＝0，使記憶單元內(nèi)容變成“0”，完成寫“0”操作在該記憶單元未被選中或讀出時(shí)，電路處于雙穩(wěn)態(tài)，F(xiàn)/F工作狀態(tài)由電源VDD不斷給T1、T2供電，以保持信息，但是只要電源被切斷，原存信息便會(huì)丟失，這就是半導(dǎo)體存儲(chǔ)器的易失性。101謝謝觀賞2019-6-23（2）寫操作若要寫入“1”，則使位線1輸入“0”，位線2輸入圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的結(jié)構(gòu)圖。102謝謝觀賞2019-6-23圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的結(jié)構(gòu)

T1~T6:存儲(chǔ)單元（1bit）

16個(gè)存儲(chǔ)單元排列成4*4矩陣的形式，每個(gè)存儲(chǔ)單元被連接到不同字線、列線的交叉處，并加上讀/寫控制電路，用地址編譯器提供字線、列線選擇信號(hào)。要訪問16個(gè)存儲(chǔ)單元，需要4位地址A0~A3,A0~A1:行地址，經(jīng)X譯碼器產(chǎn)生4個(gè)譯碼信號(hào)來選擇4行。

A2~A3:列地址，經(jīng)Y譯碼器產(chǎn)生4個(gè)譯碼信號(hào)來選擇4列。這樣用4位地址A0~A3可選中行、列交叉處的存儲(chǔ)單元。為了用Y譯碼信號(hào)選擇一列，在每個(gè)存儲(chǔ)單元處加兩個(gè)MOS管T7、T8。用于選擇把指定列的全部存儲(chǔ)單元的T5、T6管與該列的位線1、位線2連接，而其他各列的全部存儲(chǔ)單元都與對(duì)應(yīng)列的位線1、位線2斷開。103謝謝觀賞2019-6-23T1~T6:存儲(chǔ)單元（1bit）20謝謝觀賞2019-6-

當(dāng)一個(gè)存儲(chǔ)單元被選中，它的字線使該存儲(chǔ)單元的T5、T6管導(dǎo)通。列線把該存儲(chǔ)單元的T7、T8管導(dǎo)通。若，執(zhí)行寫操作，寫入數(shù)據(jù)DIN，經(jīng)T5、T6、T7、T8，寫入F/F。若，執(zhí)行讀操作，F(xiàn)/F的狀態(tài)經(jīng)T5、T6、T7、T8和位線1、位線2，送入讀出放大器，得到讀出數(shù)據(jù)信號(hào)Dout.

1K*1位1k=210,需要10根地址線。

A0~A4:X地址譯碼器A5~A9:Y地址譯碼器組成32*32的存儲(chǔ)矩陣控制端：

104謝謝觀賞2019-6-23當(dāng)一個(gè)存儲(chǔ)單元被選中，它的字線使該存儲(chǔ)單元的T5、T6管導(dǎo)1KbitSRAM105謝謝觀賞2019-6-231KbitSRAM22謝謝觀賞2019-6-232.SRAM存儲(chǔ)器的組成

一個(gè)SRAM存儲(chǔ)器由存儲(chǔ)體、讀寫電路、地址譯碼電路和控制電路等組成。106謝謝觀賞2019-6-232.SRAM存儲(chǔ)器的組成一個(gè)SRAM存儲(chǔ)器由存儲(chǔ)

?

一個(gè)基本存儲(chǔ)電路只能存儲(chǔ)一個(gè)二進(jìn)制位。

?將基本的存儲(chǔ)電路有規(guī)則地組織起來，就是存儲(chǔ)體。

?

存儲(chǔ)體又有不同的組織形式：

將各個(gè)字的同一位組織在一個(gè)芯片中；將各個(gè)字的4位組織在一個(gè)芯片中，如：21141K×4；將各個(gè)字的8位組織在一個(gè)芯片中，如：61162K×8；

如圖所示：

存儲(chǔ)體將4096個(gè)字的同一位組織在一個(gè)集成片中；需16個(gè)片子組成4096×16的存儲(chǔ)器；

4096通常排列成矩陣形式，如64×64，由行選、列選線選中所需的單元。(1)存儲(chǔ)體107謝謝觀賞2019-6-23?一個(gè)基本存儲(chǔ)電路只能存儲(chǔ)一個(gè)二進(jìn)制位。(1)存儲(chǔ)(2)地址譯碼器

單譯碼方式——適用于小容量存儲(chǔ)器中，只有一個(gè)譯碼器。108謝謝觀賞2019-6-23(2)地址譯碼器單譯碼方式——適用于小容量存儲(chǔ)器中

雙譯碼方式——地址譯碼器分成兩個(gè)，可有效減少選擇線的數(shù)目。x1x64109謝謝觀賞2019-6-23雙譯碼方式x1x6426謝謝觀賞2019-6-23(3)驅(qū)動(dòng)器雙譯碼結(jié)構(gòu)中，在譯碼器輸出后加驅(qū)動(dòng)器，驅(qū)動(dòng)掛在各條X方向選擇線上的所有存儲(chǔ)元電路。(4)I/O電路

處于數(shù)據(jù)總線和被選用的單元之間，控制被選中的單元讀出或?qū)懭?，放大信息?5)片選

在地址選擇時(shí)，首先要選片,只有當(dāng)片選信號(hào)有效時(shí)，此片所連的地址線才有效。(6)輸出驅(qū)動(dòng)電路為了擴(kuò)展存儲(chǔ)器的容量，常需要將幾個(gè)芯片的數(shù)據(jù)線并聯(lián)使用；另外存儲(chǔ)器的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都放在雙向的數(shù)據(jù)總線上。這就用到三態(tài)輸出緩沖器。110謝謝觀賞2019-6-23(3)驅(qū)動(dòng)器27謝謝觀賞2019-6-233.SRAM存儲(chǔ)器芯片實(shí)例Intel2114——1024×4的存儲(chǔ)器：

?4096個(gè)基本存儲(chǔ)單元，排成64×64(64×16×4)的矩陣；?

需10

根地址線尋址；?

X譯碼器輸出

64根選擇線，分別選擇1-64行；?Y譯碼器輸出16根選擇線，分別選擇1-16列控制各列的位線控制門。111謝謝觀賞2019-6-233.SRAM存儲(chǔ)器芯片實(shí)例Intel2114——1024×Intel2114——1K×4

SRAM(64164)112謝謝觀賞2019-6-23Intel2114——1K×4SRAM(64164.開關(guān)特性

（1）讀周期的參數(shù)

片選信號(hào)先建立

地址先建立地址讀數(shù)時(shí)間片選讀時(shí)間片禁止到輸出的傳輸延時(shí)地址對(duì)片選的建立時(shí)間113謝謝觀賞2019-6-234.開關(guān)特性

（1）讀周期的參數(shù)片選信號(hào)先建立地地址讀數(shù)時(shí)間taAdr

當(dāng)CS=0時(shí)，自地址(Adr)建立/開始，到得到讀出數(shù)據(jù)所需的時(shí)間，稱為地址讀數(shù)時(shí)間。片選讀時(shí)間taCS

設(shè)地址信息在CS=1期間已建立，則從CS負(fù)跳變開始到得到讀出數(shù)據(jù)所需的時(shí)間稱為片選讀數(shù)時(shí)間。片禁止到輸出的傳輸延遲tPLHCS→Dour

它是自CS正跳變到達(dá)至輸出變?yōu)椤?”所需的時(shí)間。地址對(duì)片選的建立時(shí)間tsuAdr→CS

如果地址在CS=1期間變化，則為了能在CS負(fù)跳變到達(dá)后按地址讀出數(shù)據(jù)，地址的變化應(yīng)提前在CS負(fù)跳變到達(dá)前進(jìn)行。所需提前的最短時(shí)間稱tsuAdr→CS

114謝謝觀賞2019-6-23地址讀數(shù)時(shí)間taAdr31謝謝觀賞2019-6-23（2）寫周期的參數(shù)地址對(duì)寫允許的建立時(shí)間地址對(duì)寫允許的保持時(shí)間片選對(duì)寫控制的建立時(shí)間片選對(duì)寫控制的保持時(shí)間輸入數(shù)據(jù)對(duì)寫允許的保持時(shí)間輸入數(shù)據(jù)對(duì)寫允許的建立時(shí)間最小寫允許寬度115謝謝觀賞2019-6-23（2）寫周期的參數(shù)地址對(duì)寫允許的建立時(shí)間地址對(duì)寫允許的保持時(shí)地址對(duì)寫允許WE的建立時(shí)間tsuAdr

存儲(chǔ)器一般不