數(shù)字邏輯：第4章 可編程邏輯器件

1

第

四

章第四章可編程邏輯器件可

編

程

邏

輯

器

件2

第四章可編程邏輯器件目前在數(shù)字系統(tǒng)設(shè)計中廣泛使用的可編程邏輯器件(Prog-rammableLogicDevice，簡稱PLD)屬于LSI中的半用戶定制電路。由于PLD具有結(jié)構(gòu)靈活、性能優(yōu)越、設(shè)計簡單等特點，因而在不同應(yīng)用領(lǐng)域中受到廣泛重視，是構(gòu)成數(shù)字系統(tǒng)的理想器件。數(shù)字系統(tǒng)中常用的大規(guī)模集成電路可分為三大類。非用戶定制電路(NoncustomdesignIC)全用戶定制電路(FullcustomdesignIC)半用戶定制電路(SemicustomdesignIC)3

第四章可編程邏輯器件4.1PLD概

述

PLD是70年代開始發(fā)展起來的一種新型大規(guī)模集成電路。一片PLD所容納的邏輯門可達(dá)數(shù)百、數(shù)千甚至更多，其邏輯功能可由用戶編程指定。

PLD特別適宜于構(gòu)造小批量生產(chǎn)的系統(tǒng)，或在系統(tǒng)開發(fā)研制過程中使用。4

第四章可編程邏輯器件4.1.1PLD的發(fā)展

70年代初期：第一種PLD器件-----可編程只讀存儲器(PROM)問世。PROM由一個“與”陣列和一個“或”陣列組成，“與”陣列是固定的，“或”陣列是可編程的；

70年代中期：出現(xiàn)了可編程邏輯陣列(PLA)，PLA同樣由一個“與”陣列和一個“或”陣列組成,但其“與”陣列和“或”陣列都是可編程的；

70年代末期：出現(xiàn)了可編程陣列邏輯(PAL)。PAL器件的“與”陣列是可編程的，而“或”陣列是固定的,它有多種輸出和反饋結(jié)構(gòu)，因而給邏輯設(shè)計帶來了很大的靈活性。但PAL器件

一般采用熔絲工藝，一旦編程后便不能改寫。

80年代中期:

通用陣列邏輯(GAL)器件問世。

GAL器件采用高速電可擦CMOS工藝，能反復(fù)擦除和改寫。特別是在結(jié)構(gòu)上采用了“輸出邏輯宏單元”電路。給邏輯設(shè)計者帶來了更大的靈活性。5

第四章可編程邏輯器件4.1.2PLD的基本結(jié)構(gòu)

PLD的基本組成為一個“與”陣列和一個“或”陣列。每個輸出都是輸入的“與-或”函數(shù)。陣列中輸入線和輸出線的交點通過邏輯元件相連接。這些元件是接通還是斷開，可由廠家根據(jù)器件的結(jié)構(gòu)特征決定或由用戶根據(jù)要求編程決定?；窘Y(jié)構(gòu)如下圖所示。I0InP0Pm“與”項O0Or輸出“與”陣列“或”陣列6

I0InP0Pm“與”項O0Or輸出“與”陣列“或”陣列第四章可編程邏輯器件在基本結(jié)構(gòu)的基礎(chǔ)上，附加一些其他邏輯元件，如輸入緩沖器、輸出寄存器、內(nèi)部反饋、輸出宏單元等，便可構(gòu)成各種不同的PLD。

PLD“與”陣列的輸入為外部輸入原變量及在陣列中經(jīng)過反相后的反變量。它們按所要求的規(guī)律連接到各個與門的輸入端，并在各與門的輸出端產(chǎn)生某些輸入變量的“與”項作為“或”陣列的輸入，這些“與”項按一定的要求連接到相應(yīng)或門的輸入端，在每個或門的輸出端產(chǎn)生輸入變量的“與-或”函數(shù)表達(dá)式。7

第四章可編程邏輯器件4.1.3PLD的電路表示法對于PLD器件，用邏輯電路的一般表示法很難描述其內(nèi)部電路，這給PLD的生產(chǎn)和應(yīng)用帶來諸多不便。為此，對描述PLD基本結(jié)構(gòu)的有關(guān)邏輯符號和規(guī)則作出了某些約定。一.與門和或門下圖給出了3輸入與門的兩種表示法。傳統(tǒng)表示法(圖(a))中與門的3個輸入A、B、C在PLD表示法(圖(b))中稱為3個輸入項，而輸出D稱為“與”項。同樣，或門也采用類似方法表示。&DABC(a)&ABCD(b)

8

第四章可編程邏輯器件二.輸入緩沖器典型輸入緩沖器的PLD表示法如右圖所示。它的兩個輸出B、C是其輸入A的原和反（見圖中真值表）。1ABCABC111000三.連接方式

PLD陣列交叉點上的三種連接方式如圖(a)所示。實點“·”表示硬線連接,即固定連接；“×”表示可編程連接；沒有“×”和“·”的表示兩線不連接。如圖(b)中的輸出F=A·C。固定連接可編程連接不連接&ABCF(a)(b)9

第四章可編程邏輯器件四．與門不執(zhí)行任何功能時的連接表示&&DEFAB1100000000000011111111ABDEF

圖中，輸出為D的與門連接了所有的輸入項,其輸出方程為為了方便起見，用標(biāo)有“×”標(biāo)記的與門輸出來表示所有輸入緩沖器輸出全部連到某一“與”項的情況，如圖中輸出E。與上述相反，圖中輸出F表示無任何輸入項與其相連，因此，該“與”項總是處于“浮動”的邏輯“1”。10

第四章可編程邏輯器件根據(jù)PLD中陣列和輸出結(jié)構(gòu)的不同，目前常用的PLD有4種主要類型：●

可編程只讀存儲器PROM●

可編程邏輯陣列FPLA●

可編程陣列邏輯PAL●

通用陣列邏輯GAL下面對它們的邏輯結(jié)構(gòu)及其在邏輯設(shè)計中的應(yīng)用分別予以介紹。4.2常用的可編程邏輯器件11

第四章可編程邏輯器件4.2.1可編程只讀存儲器PROM一.半導(dǎo)體存儲器的分類存儲器(Memory)是數(shù)字計算機和其他數(shù)字系統(tǒng)中存放信息的重要部件。隨著大規(guī)模集成電路的發(fā)展，半導(dǎo)體存儲器因其具有集成度高、速度快、功耗小、價格低等優(yōu)點而被廣泛應(yīng)用于各種數(shù)字系統(tǒng)中。半導(dǎo)體存儲器按功能可分為兩大類。

隨機存取存儲器RAM(RandomAccessMemory)只讀存儲器ROM(ReadOnlyMemory)12

第四章可編程邏輯器件1．隨機存取存儲器RAM

RAM是一種既可讀又可寫的存儲器，故又稱為讀寫存儲器。根據(jù)制造工藝的不同，RAM又可分為雙極型和MOS型兩種類型。

MOS型RAM又可進一步分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩種，相比之下DRAM的集成度更高。

RAM的優(yōu)點是讀寫方便，使用靈活；缺點是一旦斷電，所存儲的信息便會丟失，它屬于易失性存儲器。

雙極型RAM：工作速度高，但成本高、功耗大、集成度低，主要用作高速小容量存儲器。

MOS型RAM：功耗小、集成度高、成本低，但速度比雙極型RAM低,適宜于構(gòu)造大容量存儲器。13

第四章可編程邏輯器件2．只讀存儲器ROM只讀存儲器ROM是一種在正常工作時只能讀出、不能寫入的存儲器。通常用來存放那些固定不變的信息。只讀存儲器存入數(shù)據(jù)的過程通常稱為編程。

只讀存儲器ROM屬于非易失性存儲器，即使切斷電源,ROM中的信息也不會丟失，因而在數(shù)字系統(tǒng)中獲得廣泛應(yīng)用。根據(jù)工藝和編程方法的不同，可分為

兩類。掩膜編程ROM（簡稱MROM）：存放的內(nèi)容是由生產(chǎn)廠家在芯片制造時利用掩膜技術(shù)寫入的。優(yōu)點是可靠性高，集成度高，批量生產(chǎn)時價格便宜；缺點是用戶不能重寫或改寫，不靈活。

用戶可編程ROM（簡稱PROM）：存放的內(nèi)容是由用戶根據(jù)需要在編程設(shè)備上寫入的。優(yōu)點是使用靈活方便，適宜于用來實現(xiàn)各種邏輯功能。14

第四章可編程邏輯器件從邏輯器件的角度理解，PROM是由一個固定連接的與門陣列和一個可編程連接的或門陣列所構(gòu)成的組合邏輯電路。例如，一個8×3(8與門×3或門)PROM的邏輯結(jié)構(gòu)圖如下。&&&&&&&&m0m1m2m3m4m5m6m7≥1≥1≥1D2D1D0111ABC

圖中，與門陣列構(gòu)成一個3變量全譯碼器，即8個與門產(chǎn)生3變量的8個最小項；或門陣列的3個或門用來將相應(yīng)的最小項相“或”構(gòu)成3個指定的邏輯函數(shù)。15

第四章可編程邏輯器件為了PROM設(shè)計的方便，通常將邏輯結(jié)構(gòu)圖簡化為陣列邏輯圖，簡稱陣列圖。畫陣列圖時，將PROM中的每個與門和或門都簡化成一根線。上圖的陣列邏輯圖如下圖所示。圖中虛線上面6根水平線分別表示輸入線A、

、B、

、C、

。與門陣列的8根垂直線代表8個與門，或門陣列中標(biāo)有D2、D1、D0的3根水平線表示3個或門。ABC“或”

陣

列D2D1D0“與”

陣

列m0m1m2m3m4m5m6m716

第四章可編程邏輯器件2．PROM的類型

根據(jù)存儲元電路構(gòu)造的不同，PROM有3種常用的類型。

(1)一次編程的ROM(PROM)所有存儲元均被加工成同一狀態(tài)“0”(或“1”)，用戶可通過編程將某些存儲元的狀態(tài)改變成另一狀態(tài)“1”(或“0”)。這種編程只能進行一次，一旦編程完畢，其內(nèi)容便不能再改變。例如，雙極型PROM有兩種電路結(jié)構(gòu)，一種是熔絲燒斷型PROM，另一種是PN結(jié)擊穿型PROM。17

第四章可編程邏輯器件

PROM與固定ROM相比，增加了靈活性。但因其可靠性較差，加之只能一次性編程，故目前很少使用。

(2)可抹可編程ROM(EPROM)

EPROM不僅可由用戶編程存放指定的信息，而且可由用戶通過專用的紫外線燈照射芯片上的受光窗口，將原存儲內(nèi)容抹去，再寫入新的內(nèi)容。這一特性是由EPROM中存儲元的電路結(jié)構(gòu)決定的。18

第四章可編程邏輯器件

EPROM雖然具有可反復(fù)編程的優(yōu)點而被廣泛使用，但EPROM只能整體擦除，不能一個存儲單元一個存儲單元地獨立擦除，而且擦除操作比較麻煩。而EEPROM克服了EPROM的這一不足。

(3)電可抹可編程ROM(EEPROM)

EEPROM的結(jié)構(gòu)與EPROM相似，但EEPROM擦除和編程均用電完成。這種器件不僅工作電流小、擦除速度快,而且允許改寫的次數(shù)大大高于EPROM,一般允許改寫100次～1000次。目前，EPROM和EEPROM的應(yīng)用均十分廣泛。19

第四章可編程邏輯器件三

.PROM應(yīng)用舉例由于PROM是由一個固定連接的“與”陣列和一個可編程連接的“或”陣列組成，所以，用戶只要改變“或”陣列上連接點的數(shù)量和位置，就可以在輸出端形成由輸入變量“最小項之和”表示的任何一種邏輯函數(shù)。采用PROM進行邏輯設(shè)計時，只需首先根據(jù)邏輯要求列出真值表，把真值表的輸入作為PROM的輸入，然后根據(jù)邏輯函數(shù)值確定對PROM“或”陣列進行編程的代碼，畫出相應(yīng)的陣列圖即可。20

第四章可編程邏輯器件例1用PROM設(shè)計一個代碼轉(zhuǎn)換電路，將4位二進制碼轉(zhuǎn)換為Gray碼。解

設(shè)4位二進制碼為B3、B2、B1、B0，4位Gray碼為G3、G2、G1、G0，其真值表如下表所示。二進制碼B3

B2

B1

B0G3

G2

G1

G0B3

B2

B1

B0G3

G2

G1

G0Gray碼二進制碼Gray碼0

0

0

00

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

11

0

1

01

0

1

11

1

0

01

1

0

11

1

1

01

1

1

10

0

0

00

0

0

10

0

1

10

0

1

00

1

1

00

1

1

10

1

0

10

1

0

01

1

0

01

1

0

11

1

1

11

1

1

01

0

1

01

0

1

11

0

0

11

0

0

021

第四章可編程邏輯器件將4位二進制碼作為PROM的輸入，Gray碼作為PROM的輸出，可選容量為24×4的PROM實現(xiàn)給定功能。根據(jù)真值表可畫出該電路的陣列圖如下圖所示。G0G1G2G3“或”陣列“與”陣列B0B1B2B3m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15注:圖中標(biāo)“×”處代表“1”,否則代表“0”。22

第四章可編程邏輯器件4.2.2可編程邏輯陣列FPLA從實現(xiàn)邏輯函數(shù)的角度看，對于大多數(shù)邏輯函數(shù)而言,并不需要使用全部最小項，尤其對于包含約束條件的邏輯函數(shù)，許多最小項是不可能出現(xiàn)的。由于PROM的“與”陣列固定地產(chǎn)生n個輸入變量的全部最小項。因此，PROM的“與”陣列沒有獲得充分利用，使得芯片面積造成浪費。為了克服PROM的不足，產(chǎn)生了一種“與”陣列和“或”陣列均可編程的邏輯器件，即可編程邏輯陣列FPLA(FieldProgrammableLogicArray)。

FPLA可分為組合FPLA和時序FPLA兩種類型。1．組合FPLA的邏輯結(jié)構(gòu)

邏輯結(jié)構(gòu):由一個“與”陣列和一個“或”陣列構(gòu)成,“與”陣列和“或”陣列都是可編程的。23

第四章可編程邏輯器件一個具有3個輸入變量、可提供6個“與”項、產(chǎn)生3個輸出函數(shù)的PLA邏輯結(jié)構(gòu)圖及其相應(yīng)陣列圖如下圖所示。在PLA中，n個輸入變量的“與”陣列通過編程提供需要的P個“與”項，“或”陣列通過編程形成“與-或”函數(shù)式。由PLA實現(xiàn)的函數(shù)式是最簡“與-或”表達(dá)式。111ABC&&&&&&≥1≥1≥1Q2Q1Q0Q2Q1Q0ABC“與”

陣

列“或”

陣

列24

第四章可編程邏輯器件

PLA的存儲容量不僅與輸入變量個數(shù)和輸出端個數(shù)有關(guān)，而且還和它的“與”項數(shù)(即與門數(shù))有關(guān),其存儲容量用輸入變量數(shù)(n)、與項數(shù)(p)、輸出端數(shù)(m)來表示。

前面所示PLA的容量為3—6—3。目前常見的有容量為16—48—8和14—96—8等PLA器件。2．應(yīng)用舉例

采用PLA進行邏輯設(shè)計，可以十分有效地實現(xiàn)各種邏輯功能。相對PROM而言，PLA更靈活、更經(jīng)濟、結(jié)構(gòu)更簡單。用PLA設(shè)計組合邏輯電路時，一般分為兩步：●將給定問題的邏輯函數(shù)按多輸出邏輯函數(shù)的化簡方法簡化成最簡“與-或”表達(dá)式；

●根據(jù)最簡表達(dá)式中的不同“與項”以及各函數(shù)最簡“與-或”表達(dá)式

確定“與”陣列和“或”陣列，并畫出陣列邏輯圖。25

第四章可編程邏輯器件例用PLA設(shè)計一個代碼轉(zhuǎn)換電路，將一位十進制數(shù)的8421碼轉(zhuǎn)換成余3碼。解設(shè)ABCD-------表示8421碼，WXYZ-------表示余3碼，可列出轉(zhuǎn)換電路的真值表如下表所示。A

B

C

DW

X

Y

Z

0

0

0

00

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

11

0

1

01

0

1

11

1

0

01

1

0

11

1

1

01

1

1

10

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

11

0

1

01

0

1

11

1

0

0d

d

d

dd

d

d

dd

d

d

dd

d

d

dd

d

d

dd

d

d

dA

B

C

DW

X

Y

Z

26

第四章可編程邏輯器件根據(jù)真值表寫出函數(shù)表達(dá)式，并按照多輸出函數(shù)化簡法則用卡諾圖進行化簡，可得到最簡“與-或”表達(dá)式如下：由此可見，全部輸出函數(shù)只包含9個不同“與”項，所以，該代碼轉(zhuǎn)換電路可用一個容量為4—9—4的PLA實現(xiàn)，其陣列圖如圖所示。27

第四章可編程邏輯器件二．時序PLA1．時序PLA的邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)：由“與”陣列、“或”陣列和一個用于存儲過去輸入狀態(tài)的觸發(fā)器網(wǎng)絡(luò)構(gòu)成。“與”

門陣列“或”

門陣列觸發(fā)器組y1yrx1xnY1YrZrZ1時鐘復(fù)位觸發(fā)器網(wǎng)絡(luò)中包含若干觸發(fā)器，它們的輸入接受“或”陣列輸出及時鐘脈沖、復(fù)位信號的控制，其輸出反饋到“與”陣列，用來和當(dāng)前輸入一起產(chǎn)生“與”項輸出。時序PLA的結(jié)構(gòu)框圖如右圖所示。28

第四章可編程邏輯器件解

該問題的設(shè)計包含兩部分,一是設(shè)計一個8421碼加1計數(shù)器;二是設(shè)計一個將8421碼轉(zhuǎn)換成七段顯示碼的代碼轉(zhuǎn)換電路。首先，作出8421碼加1計數(shù)器的狀態(tài)表如下表所示。例

用PLA設(shè)計一個8421碼加1計數(shù)器，并用七段顯示器顯示計數(shù)狀態(tài)。2．應(yīng)用舉例

29

第四章可編程邏輯器件假定采用JK觸發(fā)器作為存儲元件，根據(jù)真值表和JK觸發(fā)器的激勵表，可得到觸發(fā)器的激勵函數(shù)表達(dá)式：激勵函數(shù)共包含4個不同“與”項：30

第四章可編程邏輯器件假定七段顯示譯碼器的輸出為高電平有效，可作出8421碼轉(zhuǎn)換為七段顯示碼的真值表如下表所示。Q4

Q3

Q2

Q1a

b

c

d

e

f

g0

0

0

00

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

18421碼七段顯示碼1

1

1

1

1

1

00

1

1

0

0

0

01

1

0

1

1

0

11

1

1

1

0

0

10

1

1

0

0

1

11

0

1

1

0

1

10

0

1

1

1

1

11

1

1

0

0

0

01

1

1

1

1

1

11

1

1

0

0

1

131

第四章可編程邏輯器件根據(jù)真值表作出a、b、c、d、e、f、g的卡諾圖，按多輸出函數(shù)進行化簡后,可得到代碼轉(zhuǎn)換電路的輸出函數(shù)最簡“與-或”式：上述表達(dá)式在激勵函數(shù)表達(dá)式的基礎(chǔ)上增加了8個不同的“與”項：

32

第四章可編程邏輯器件根據(jù)激勵函數(shù)和輸出函數(shù)表達(dá)式，可畫出用PLA實現(xiàn)給定功能的陣列邏輯圖如下圖所示。

33

第四章可編程邏輯器件4.2.3可編程陣列邏輯PAL

PAL(ProgrammableArrayLogic)是在PROM和PLA的基礎(chǔ)上發(fā)展起來的一種可編程邏輯器件。它相對于PROM而言，使用更靈活，且易于完成多種邏輯功能，同時又比PLA工藝簡單，易于實現(xiàn)。34

第四章可編程邏輯器件一.PAL的邏輯結(jié)構(gòu)

PAL由一個可編程的“與”陣列和一個固定連接的“或”陣列組成。圖

(a)給出了一個三

輸入三輸出PAL的邏輯結(jié)構(gòu)圖，通常將其表示成圖

(b)所示形式?！?≥1≥1ABC111F2F1F0&(b)ABC≥1111&&&&&&≥1≥1F2F1F0(a)35

第四章可編程邏輯器件

PAL每個輸出包含的“與”項數(shù)目是由固定連接的“或”

陣列提供的。在典型邏輯設(shè)計中，一般函數(shù)約包含3個～4個“與”項，而現(xiàn)有PAL器件最多可為每個輸出提供8個“與”

項，因此，使用這種器件能很好地完成各種常用邏輯電路的設(shè)計。

PAL器件的結(jié)構(gòu)(包括輸入、輸出、“與”項數(shù)目)是由生產(chǎn)廠家固定的。從PAL問世至今，大約已生產(chǎn)出幾十種不同的產(chǎn)品，按其輸出和反饋結(jié)構(gòu)，大致可將其分為3種基本類型。這種結(jié)構(gòu)類型適用于實現(xiàn)組合邏輯函數(shù)。常見產(chǎn)品有：PAL10H8(10個輸入，8個輸出，輸出高電平有效)，PAL12L6(12個輸入，6個輸出，輸出低電平有效)等。

(1)專用輸出的基本門陣列結(jié)構(gòu)36

第四章可編程邏輯器件下圖表示專用輸出的基本門陣列結(jié)構(gòu)類型的1個輸入、1個輸出、4個“與”項的局部電路。1A&&&&≥1圖中輸出部分采用或非門，為低電平有效器件。若輸出部分采用或門結(jié)構(gòu)，則為高電平有效器件。有的器件輸出部分采用互補輸出的或門，則稱為互補輸出器件。37

第四章可編程邏輯器件(2)帶反饋的可編程I/O結(jié)構(gòu)帶反饋的可編程I/O結(jié)構(gòu)通常又稱為異步可編程I/O結(jié)構(gòu)。該類PAL器件常見產(chǎn)品有PAL16L8(10個輸入，8個輸出，6個反饋輸入)以及PAL20L10(12個輸入，10個輸出，8個反饋輸入)。下圖給出了這種結(jié)構(gòu)類型的一個局部電路。1A&&&&≥1&EN11I/O38

第四章可編程邏輯器件圖中，最上面一個與門作為輸出三態(tài)緩沖器的選通控制。若該與門的輸出為“0”，則三態(tài)緩沖器處于高阻狀態(tài),對應(yīng)的I/O引腳作為輸入使用，這時右邊一個互補輸出緩沖器作為輸入緩沖器用。相反地，若最上面與門的輸出為“1”,則三態(tài)緩沖器為工作狀態(tài)，對應(yīng)I/O引腳作為輸出使用?？梢?，通過編程指定某些I/O端方向，可改變器件輸入/輸出線數(shù)目的比例。1A&&&&≥1&EN11I/O39

第四章可編程邏輯器件帶反饋的寄存器輸出結(jié)構(gòu)使PAL構(gòu)成了典型的時序網(wǎng)絡(luò)結(jié)構(gòu)。該類器件的典型產(chǎn)品有PAL16R8(8個輸入、8個寄存器輸出、8個反饋輸入、1個公共時鐘和1個公共選通)。帶反饋的寄存器輸出結(jié)構(gòu)的局部電路如下圖所示。&&&&&&&&≥1

QDQEN1Q11I輸入CLKOE(3)帶反饋的寄存器輸出結(jié)構(gòu)40

第四章可編程邏輯器件圖中，由或門產(chǎn)生的輸出在系統(tǒng)時鐘CLK(公共的)作用下存入到D觸發(fā)器中，觸發(fā)器的輸出通過帶有公共選通(OE)的三態(tài)緩沖器送到輸出端，此輸出是低電平有效。D觸發(fā)器的輸出通過一個緩沖器反饋回“與”陣列，這種反饋功能使PAL構(gòu)成了典型的時序網(wǎng)絡(luò)結(jié)構(gòu)，從而能實現(xiàn)時序邏輯電路功能，例如，加減計數(shù)、移位等操作。&&&&&&&&≥1

QDQEN1Q11I輸入CLKOE41

第四章可編程邏輯器件4.2.4通用陣列邏輯GAL

GAL(GenericArrayLogic)器件是1985年由美國LATTICE公司開發(fā)并商品化的一種新的PLD器件。它是在PAL器件的基礎(chǔ)上綜合了E2PROM和CMOS技術(shù)發(fā)展起來的一種新型技術(shù)。

GAL器件具有PAL器件所沒有的可擦除、可重寫及結(jié)構(gòu)可組態(tài)等特點。這些特點形成了器件的可測試性和高可靠性，且具有更大的靈活性。

GAL器件按門陣列的結(jié)構(gòu)可分為兩大類：☆

與PAL相類似的普通型GAL器件，其與門陣列是可編程的，或門陣列是固定連接的，如20引腳的GAL16V8；☆

與PLA器件相類似的新一代GAL器件，其與門陣列和或門陣列都是可編程的，如24引腳的GAL39V8。42

第四章可編程邏輯器件一.GAL的基本邏輯結(jié)構(gòu)普通型GAL除一個可編程的“與”陣列和一個固定連接的“或”陣列之外,在每一個輸出端都集成有一個輸出邏輯宏單元OLMC(OutputLogicMacroCell)，允許使用者定義每個輸出的結(jié)構(gòu)和功能。典型產(chǎn)品有GAL16V8。1．GAL16V8的基本組成

GAL16V8芯片是一種具有8個固定輸入引腳、最多可達(dá)16個輸入引腳，8個輸出引腳，輸出可編程的普通型GAL。組成:

由8個輸入緩沖器、8個反饋輸入緩沖器、8個輸出邏輯宏單元OLMC，8個輸出三態(tài)緩沖器、“與”陣列以及系統(tǒng)時鐘、輸出選通信號等組成。其中，“與”陣列包含32列和64行，32列表示8個輸入的原變量和反變量及8個輸出反饋信號的原變量和反變量；64行表示“與”陣列可產(chǎn)生64個“與”項，對應(yīng)8個輸出，每個輸出包括8個“與”項。43

第四章可編程邏輯器件2.輸出邏輯宏單元OLMC

OLMC由一個8輸入或門、極性選擇異或門、D觸發(fā)器、4個多路選擇器等組成。其結(jié)構(gòu)如下圖所示。44

第四章可編程邏輯器件圖中各部件功能如下:

(1)或門或門的每個輸入對應(yīng)一個來自“與”陣列的“與”項，輸出形成“與-或”函數(shù)表達(dá)式。

(2)異或門異或門由控制變量XOR(n)(其中n為OLMC輸出引腳號)控制輸出信號的極性選擇。當(dāng)XOR(n)=“0”時，異或門的輸出與輸入相同；當(dāng)XOR(n)=“1”時，異或門的輸出與輸入相反。極性選擇還可以用來減少實現(xiàn)某一功能所需要的“與”項數(shù)。GAL的輸出一般只能實現(xiàn)不大于8個“與”項的函數(shù)，如果采用異或門，則可以把大于8項而每項只包含一個變量的函數(shù)簡化為一個“與”項。45

第四章可編程邏輯器件例如：F=A+B+C+D+E+G+H+I+J(9項)

(3)D觸發(fā)器

D觸發(fā)器對輸出狀態(tài)起寄存作用，使GAL適應(yīng)于時序邏輯電路。

(4)多路選擇器四個多路選擇器的功能如下：①“與”項選擇多路選擇器PTMUX:用于控制或門的第一個“與”項。來自“與”陣列的8個“與”項當(dāng)中有7個直接作為或門的輸入,另一個作為PTMUX的輸入,PTMUX的另一輸入接“地”

。在AC0和AC1(n)控制下()，PTMUX選擇該“與”項或者“地”作為或門的輸入。只需由或門產(chǎn)生

，然后令異或門控制變量XOR(n)為“1”，對其求反即可產(chǎn)生F。46

第四章可編程邏輯器件②輸出選擇多路選擇器OMUX：用于選擇輸出信號是組合邏輯還是時序邏輯。異或門輸出的邏輯結(jié)果在送至OMUX一個輸入端的同時，通過時鐘信號CLK送入D觸發(fā)器中，觸發(fā)器的Q輸出送至OMUX的另一輸入端。OMUX在AC0和AC1(n)的控制下(

)，選擇組合型或寄存器型結(jié)果作為輸出。47

第四章可編程邏輯器件③輸出允許控制選擇多路選擇器TSMUX：用于選擇輸出三態(tài)緩沖器的選通信號。在AC0和AC1(n)的控制下，TSMUX選擇VCC、“地”、OE或者一個“與”項(PT)作為允許輸出的控制信號。48

第四章可編程邏輯器件④反饋選擇多路選擇器FMUX：用于控制反饋信號的來源。在AC0和AC1(n)的控制下，F(xiàn)MUX選擇“地”、相鄰位的輸出、本位的輸出或者觸發(fā)器的輸出作為反饋信號，送回“與”陣列作為輸入信號。49

第四章可編程邏輯器件由OLMC的各部分功能可知，OLMC給設(shè)計者提供了最大的靈活性。只要恰當(dāng)?shù)亟o出控制信號的值，就能形成OLMC的不同組態(tài)?？刂菩盘柕闹凳怯蒅AL結(jié)構(gòu)控制字中的可編程位決定的。3．結(jié)構(gòu)控制字結(jié)構(gòu)控制字的組成

GAL16V8由一個82位的結(jié)構(gòu)控制字控制著器件的各種功能組合狀態(tài)。該控制字各位功能如下?！芭c”項禁止位32位XOR(n)4位SYN1位AC1(n)8位ACO1位XOR(n)4位“與”項禁止位32位PT63PT32PT0PT3182位121512191619圖中，XOR(n)和AC1(n)字段下面的數(shù)字分別對應(yīng)器件的引腳號。50

第四章可編程邏輯器件結(jié)構(gòu)控制字各位的功能如下：同步位SYN

———確定器件是寄存器輸出或是純粹的組合輸出。

SYN=0時，GAL器件有寄存器輸出能力；

SYN=1時，GAL為一個純粹組合邏輯器件。結(jié)構(gòu)控制位AC0—該位對于8個OLMC是公共的，它與AC1(n)

配合控制各個OLMC(n)中

的多路選擇器。結(jié)構(gòu)控制位AC1—共有8位，每個OLMC(n)有單獨的AC1(n)。

極性控制位XOR(n)—它通過OLMC(n)中的異或門控制邏輯操

作結(jié)果的輸出極性。

XOR(n)=0時，輸出信號O(n)低電平有效；

XOR(n)=1時，輸出信號O(n)高電平有效。“與”項(PT)禁止位—共64位，分別控制“與”陣列的64行(PT0～

PT63)，以便屏蔽某些不用的“與”項。51

第四章可編程邏輯器件

(2)OLMC(n)的5種組態(tài)通過編程結(jié)構(gòu)控制字中的SYN、AC0和AC1(n)，輸出邏輯宏單元OLMC(n)可以組成以下5種組態(tài)。

①專用輸入方式(SYN·AC0·AC1(n)=101)在這種方式中，CLK和OE均不起作用,輸出三態(tài)緩沖器的控制開關(guān)接地，輸出被禁止,I/O只作為普通數(shù)據(jù)輸入端,此方式又稱為純輸入方式，如下圖所示。52

第四章可編程邏輯器件

②

專用組合型輸出方式(SYN·AC0·AC1(n)=100)在該方式中，CLK和OE均不起作用,輸出三態(tài)緩沖器的控制開關(guān)接UCC，處于工作狀態(tài)。所有輸出端都是組合的，又稱它為純組合邏輯輸出方式，如下圖所示。53

第四章可編程邏輯器件③

組合型輸出方式(SYN·AC0·AC1(n)=111)在該方式中，CLK和OE均不起作用，芯片的輸出是組合型的,但輸出三態(tài)緩沖器受來自“與”陣列的“與”項控制。又稱它為三態(tài)控制的純組合邏輯輸出方式，如圖所示。54

第四章可編程邏輯器件④

寄存器型器件中的組合邏輯輸出方式

(SYN·AC0·AC1(n)=011)在此方式中，CLK和OE均有效,所有輸出中至少有一個寄存器型的輸出；但被組態(tài)的這個OLMC(n)本身的CLK懸空，仍為組合邏輯。此方式又被稱為組合邏輯、時序邏輯混合方式，如圖所示。55

第四章可編程邏輯器件⑤

寄存器型輸出方式(SYN·AC0·AC1(n)=010)在此方式中，CLK和OE均有效，輸出端全部為寄存器輸出方式。又稱它為三態(tài)控制的純時序邏輯輸出方式，如圖所示。注意:上述OLMC組態(tài)的實現(xiàn)是由開發(fā)軟件和硬件完成的，對用戶是完全透明的。開發(fā)軟件將選擇與配制控制字的所有位，并自動檢查各引線的用法。56

第四章可編程邏輯器件二.GAL器件的開發(fā)支持和編程

GAL器件的編程是在相應(yīng)開發(fā)軟件和硬件的支持下完成的，除現(xiàn)有的大部分開發(fā)軟件和標(biāo)準(zhǔn)編程器的支持外，新的高級開發(fā)軟件的相繼出現(xiàn)，使GAL的設(shè)計應(yīng)用愈來愈方便。GAL器件能得到廣泛地應(yīng)用，這除了器件自身具有的優(yōu)良特性之外，還在很大程度上取決于它的開發(fā)環(huán)境。

GAL開發(fā)工具:包括硬件開發(fā)工具LogicLab編程器和GALLAB、CUPL等軟件開發(fā)工具。

GALLAB是基于已經(jīng)簡化的“與-或”表達(dá)式的匯編型編碼軟件。CUPL是一種編譯型的高級開發(fā)軟件,它具有自動邏輯化簡功能，設(shè)計說明書文件可采用高級的邏輯描述方法(高級邏輯方程、真值表和狀態(tài)轉(zhuǎn)換圖),并可對器件進行訪真測試,修改邏輯設(shè)計，是通用性很強的開發(fā)工具。4.3高密度可編程邏輯器件HDPLD

HDPLD包括EPLD、CPLD和FPGA三種，大致可以分為兩類：一類是基于與-或陣列結(jié)構(gòu)（或稱為乘積項結(jié)構(gòu)）的陣列擴展型HDPLD——EPLD和CPLD，其中CPLD是EPLD的改進型器件;另一類是與標(biāo)準(zhǔn)門陣列結(jié)構(gòu)類似的單元型HDPLD——FPGA經(jīng)過十幾年的發(fā)展，目前市場上HDPLD產(chǎn)品型號繁多，電路結(jié)構(gòu)也千差萬別。其中最具有代表性的還是Xilinx公司的FPGA器件和Altera公司的CPLD器件，它們開發(fā)得較早，占據(jù)了大部分的PLD市場。當(dāng)然還有其它許多著名廠商的器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。部分HDPLD產(chǎn)品及其主要性能如表5-3所示。表5-3部分HDPLD產(chǎn)品的性能表4.3.1復(fù)雜可編程邏輯器件CPLD目前生產(chǎn)CPLD的廠家有很多，各種型號的CPLD在結(jié)構(gòu)上也都有各自的特點和長處，但概括起來，它們都是由三大部分組成的，即可編程邏輯塊(構(gòu)成CPLD的主體部分)、輸入/輸出塊和可編程互連資源(用于邏輯塊之間以及邏輯塊與輸入/輸出塊之間的連接)，如下圖所示。圖CPLD的一般結(jié)構(gòu)

CPLD的這種結(jié)構(gòu)是在GAL的基礎(chǔ)上擴展、改進而成的，盡管它的規(guī)模比GAL大得多，功能也強得多，但它的主體部分——可編程邏輯塊仍然是基于乘積項（即：與-或陣列）的結(jié)構(gòu)，因而將其稱為陣列擴展型HDPLD。擴展的方法并不是簡單地增大與陣列的規(guī)模，因為這樣做勢必導(dǎo)致芯片的利用率下降和電路的傳輸時延增加，所以CPLD采用了分區(qū)結(jié)構(gòu)，即將整個芯片劃分成多個邏輯塊和輸入/輸出塊，每個邏輯塊都有各自的與陣列、邏輯宏單元、輸入和輸出等，相當(dāng)于一個獨立的SPLD，再通過一定方式的全局性互連資源將這些SPLD和輸入/輸出塊連接起來，構(gòu)成更大規(guī)模的CPLD。簡單地講，CPLD就是將多個SPLD集成到一塊芯片上，并通過可編程連線實現(xiàn)它們之間的連接。就編程工藝而言，多數(shù)的CPLD采用E2PROM編程工藝，也有采用FlashMemory編程工藝的。下面以Altera公司生產(chǎn)的MAX7000系列為例，介紹CPLD的電路結(jié)構(gòu)及其工作原理。MAX7000在Altera公司生產(chǎn)的CPLD中是速度最快的一個系列，包括MAX7000E、MAX7000S、MAX7000A三種器件，集成度為600～5000個可用門、32～256個宏單元和36～155個可用I/O引腳。它采用CMOS制造工藝和E2PROM編程工藝，并可以進行在系統(tǒng)編程。圖4-28所示為MAX7000A的電路結(jié)構(gòu)，它主要由邏輯陣列塊LAB（LogicArrayBlock）、I/O控制塊和可編程互連陣列PIA（ProgrammableInterconnectArray）三個部分構(gòu)成。另外，MAX7000A結(jié)構(gòu)中還包括4個專用輸入，它們既可以作為通用邏輯輸入，也可以作為高速的全局控制信號（1個時鐘信號、1個清零信號和兩個輸出使能信號）。圖5-28MAX7000A的電路結(jié)構(gòu)圖

1．邏輯陣列塊LABMAX7000A的主體是通過可編程互連陣列PIA連接在一起的、高性能的、靈活的邏輯陣列塊。每個LAB由16個宏單元組成，輸入到每個LAB的有如下信號：①來自于PIA的36個通用邏輯輸入；②全局控制信號（時鐘信號、清零信號）；③從I/O引腳到寄存器的直接輸入通道，用于實現(xiàn)MAX7000A的最短建立時間。LAB的輸出信號可以同時饋入PIA和I/O控制塊。

2．宏單元MacrocellMAX7000A的宏單元如圖5-29所示，它包括與陣列、乘積項選擇陣列以及由一個或門、一個異或門、一個觸發(fā)器和4個多路選擇器構(gòu)成的OLMC。不難看出，每一個宏單元就相當(dāng)于一片GAL。1）與陣列、乘積項選擇矩陣

與陣列用于實現(xiàn)組合邏輯，每個宏單元的與陣列可以提供5個乘積項。乘積項選擇矩陣分配這些乘積項作為“或門”或“異或門”的輸入(以實現(xiàn)組合邏輯函數(shù))，或者作為觸發(fā)器的控制信號（清零、置位、使能和時鐘）。圖5-29MAX7000A的宏單元2）擴展乘積項盡管大多數(shù)邏輯函數(shù)可以用一個宏單元的5個乘積項來實現(xiàn)，但在某些復(fù)雜的函數(shù)中需要用到更多的乘積項，這樣就必須利用另外的宏單元。雖然多個宏單元也可以通過PIA連接，但AX7000A允許利用擴展乘積項，從而保證用盡可能少的邏輯資源實現(xiàn)盡可能快的工作速度。擴展乘積項有兩種：共享擴展項和并聯(lián)擴展項。

在每一個宏單元的與陣列所提供的5個乘積項中，都可以有一個乘積項經(jīng)反相后反饋回與陣列，這個乘積項就被稱為共享擴展項。這樣每個LAB最多可以有16個共享擴展項被本LAB的任何一個宏單元所使用。圖5-30（a）表明了共享擴展項是如何饋送到多個宏單元的。圖5-30MX7000A的擴展乘積項(a)共享擴展項；

并聯(lián)擴展項是指在一些宏單元中沒有被使用的乘積項，并且可以被直接饋送到相鄰的宏單元的或邏輯以實現(xiàn)復(fù)雜的邏輯函數(shù)。在使用并聯(lián)擴展項時，或門最多允許20個乘積項直接輸入，其中5個乘積項由本宏單元提供，另外15個乘積項是由本LAB中相鄰的宏單元提供的并聯(lián)擴展項。在MAX7000A的LAB中，16個宏單元被分成兩組，每組有8個宏單元（即一組為1～8，另一組為9～16），從而在LAB中形成兩條獨立的并聯(lián)擴展項借出/借入鏈。一個宏單元可以從與之相鄰的較小編號的宏單元中借入并聯(lián)擴展項，而第1、9個宏單元只能借出并聯(lián)擴展項，第8、16個宏單元只能借入并聯(lián)擴展項。圖5-30（b）表明了并聯(lián)擴展項是如何從相鄰宏單元借用的。圖5-30MX7000A的擴展乘積項(b)并聯(lián)擴展項3）輸出邏輯宏單元OLMC

MAX7000A所有宏單元的OLMC都能單獨地被配置成組合邏輯工作方式或時序邏輯工作方式。在組合邏輯工作方式下，觸發(fā)器被旁路；在時序邏輯工作方式下，觸發(fā)器的控制信號（清零、置位、時鐘和使能）可以通過編程選擇，觸發(fā)器的輸入可以來自本單元的組合輸出，也可以直接來自于I/O引腳。另外，宏單元輸出信號的極性也可通過編程控制。

3．輸入/輸出控制塊輸入/輸出控制塊（I/OControlBlock）的結(jié)構(gòu)如圖4-31所示。I/O控制塊允許每一個I/O引腳單獨地配置成輸入、輸出或雙向工作方式。所有的I/O引腳都有一個三態(tài)輸出緩沖器，可以從6～10個全局輸出使能信號中選擇一個信號作為其控制信號，也可以選擇集電極開路輸出。輸入信號可以饋入PIA，也可以通過快速通道直接送到宏單元的觸發(fā)器。圖5-31MAX7000A的I/O控制塊結(jié)構(gòu)

4．可編程互連陣列PIA

通過可編程互連陣列可以將多個LAB和I/O控制塊連接起來構(gòu)成所需要的邏輯。MAX7000A中的PIA是一組可編程的全局總線，它可以將饋入它的任何信號源送到整個芯片的各個地方。圖5’32表明了饋入到PIA的信號是如何送到LAB的。每個可編程單元控制一個2輸入的與門，以從PIA選擇饋入LAB的信號。多數(shù)CPLD中的互連資源都有類似于MAX7000A的PIA的這種結(jié)構(gòu)，這種連接線最大的特點是能夠提供具有固定時延的通路，也就是說信號在芯片中的傳輸時延是固定的、可以預(yù)測的，所以將這種連接線稱為確定型連接線。

圖5-32MAX7000A的PIA5.3.2現(xiàn)場可編程門陣列FPGA與前面介紹過的幾種PLD器件不同，現(xiàn)場可編程門陣列FPGA的主體不再是與-或陣列，而是由多個可編程的基本邏輯單元組成的一個二維矩陣。圍繞該矩陣設(shè)有I/O單元，邏輯單元之間以及邏輯單元與I/O單元之間通過可編程連線進行連接。因此，F(xiàn)PGA被稱為單元型HDPLD。而由于基本邏輯單元的排列方式與掩膜可編程的門陣列GA類似，所以沿用了門陣列這個名稱。就編程工藝而言，多數(shù)的FPGA采用SRAM編程工藝，也有少數(shù)的FPGA采用反熔絲編程工藝。下面主要以Xilinx公司的第三代FPGA產(chǎn)品——XC4000系列為例，介紹FPGA的電路結(jié)構(gòu)和工作原理。Xilinx公司FPGA的基本結(jié)構(gòu)如圖5-33所示，它主要由三部分組成：可配置邏輯塊CLB（ConfigurableLogicBlock）、可編程輸入/輸出塊IOB（Input/OutputBlock）和可編程互連PI（ProgrammableInterconnect）。整個芯片的邏輯功能是通過對芯片內(nèi)部的SRAM編程確定的。圖5-33FPGA的結(jié)構(gòu)示意圖

1．可配置邏輯塊CLB

CLB是FPGA實現(xiàn)各種邏輯功能的基本單元。圖5-34為XC4000E中CLB的簡化結(jié)構(gòu)框圖，它主要由快速進位邏輯、3個邏輯函數(shù)發(fā)生器、2個D觸發(fā)器、多個可編程數(shù)據(jù)選擇器以及其它控制電路組成。CLB共有13個輸入和4個輸出。在13個輸入中，G1～G4、F1～F4為8個組合邏輯輸入，K為時鐘信號，C1～C4是4個控制信號，它們通過可編程數(shù)據(jù)選擇器分配給觸發(fā)器時鐘使能信號EC、觸發(fā)器置位/復(fù)位信號SR/H0、直接輸入信號DIN/H2及信號H1；在4個輸出中，X、Y為組合輸出，XQ、YQ為寄存器/控制信號輸出。圖5-34簡化的CLB結(jié)構(gòu)框圖1）邏輯函數(shù)發(fā)生器這里所謂的邏輯函數(shù)發(fā)生器，在物理結(jié)構(gòu)上實際就是一個2n×1位的SRAM，它可以實現(xiàn)任何一個n變量的組合邏輯函數(shù)。因為只要將n個輸入變量作為SRAM的地址，把2n個函數(shù)值存到相應(yīng)的SRAM單元中，那么SRAM的輸出就是邏輯函數(shù)。通常將邏輯函數(shù)發(fā)生器的這種結(jié)構(gòu)稱為查找表LUT（LookUpTable）。在XC4000E系列的CLB中共有3個函數(shù)發(fā)生器，它們構(gòu)成一個二級電路。在第一級中是兩個獨立的4變量函數(shù)發(fā)生器，它們的輸入分別為G1～G4和F1～F4，輸出分別為G′和F′，在第二級中是一個3變量的函數(shù)發(fā)生器，它的輸出為H′，其中一個輸入為H1，另外兩個輸入可以從SR/H0和G′、DIN/H2和F′中各選一個信號；組合邏輯函數(shù)G′或H′可以從Y直接輸出，F(xiàn)′或H′可以從X直接輸出。這樣，一個CLB可以實現(xiàn)高達(dá)9個變量的邏輯函數(shù)。2）觸發(fā)器在XC4000E系列的CLB中有兩個邊沿觸發(fā)的D觸發(fā)器，它們與邏輯函數(shù)發(fā)生器配合可以實現(xiàn)各種時序邏輯電路。觸發(fā)器的激勵信號可以通過可編程數(shù)據(jù)選擇器從DIN、G′、F′和H′中選擇。對于兩個觸發(fā)器共用時鐘K和時鐘使能信號EC來說，任何一個觸發(fā)器都可以選擇在時鐘的上升沿或下降沿觸發(fā)，也可以單獨選擇時鐘使能為EC或1（即永久時鐘使能）。兩個觸發(fā)器還有一個共用信號——置位/復(fù)位信號SR，它可以被編程為對每個觸發(fā)器獨立的復(fù)位或置位信號。另外，每個觸發(fā)器還有一個全局的復(fù)位/置位信號（圖4-34中未畫出），用來在上電或配置時將所有的觸發(fā)器置位或清除。3）快速進位邏輯

為了提高FPGA的運算速度，在CLB的兩個邏輯函數(shù)發(fā)生器G和F之前還設(shè)計了快速進位邏輯電路，如圖4-35所示。例如，函數(shù)發(fā)生器G和F可以被配置成2位帶進位輸入和進位輸出的二進制數(shù)加法器。如果將多個CLB通過進位輸入/輸出級連起來，還可以擴展到任意長度。為了連接方便，在XC4000E系列的快速進位邏輯中設(shè)計了兩組進位輸入/輸出，使用時只選擇其中的一組，這樣在FPGA的CLB之間就形成了一個獨立于可編程連接線的進位/借位鏈。圖5-35快速進位邏輯電路4）邏輯函數(shù)發(fā)生器用作片內(nèi)RAM

邏輯函數(shù)發(fā)生器G和F除了能夠?qū)崿F(xiàn)一般的組合邏輯函數(shù)以外，它們各自的16個可編程數(shù)據(jù)存儲單元還可以被用作片內(nèi)RAM。片內(nèi)RAM的速度非常快，讀操作時間與邏輯時延一樣，寫操作時間只比讀操作稍慢一點，整個讀/寫速度要比片外RAM快許多，因為片內(nèi)RAM避免了輸入/輸出端的延時。如表5-4所示，邏輯函數(shù)發(fā)生器被用作片內(nèi)RAM時有多種配置模式。表5-4片內(nèi)RAM的配置模式16×116×232×1邊沿觸發(fā)電平觸發(fā)單口RAM√√√√√雙口RAM√√就容量而言，CLB中的邏輯函數(shù)發(fā)生器可以被配置成2個獨立的16×1位RAM、1個16×2位RAM或1個32×1位RAM，也可以只將邏輯函數(shù)發(fā)生器G或F配置成1個16×1位RAM，而其余的邏輯函數(shù)發(fā)生器仍然可以實現(xiàn)最多為5個變量的邏輯函數(shù)。另外，片內(nèi)RAM有兩種寫操作方式，一種是邊沿觸發(fā)（同步方式），即在CLB時鐘信號的邊沿將數(shù)據(jù)寫入RAM，而寫信號則被作為時鐘使能；另一種是電平觸發(fā)（異步方式），即直接用外部的寫信號作為RAM的寫脈沖。按照讀/寫端口模式，片內(nèi)RAM可以被配置成單口RAM或雙口RAM。所謂單口RAM，就是讀、寫操作共用一個地址端口，所以讀、寫不能同時進行；而雙口RAM的讀、寫操作地址端口