EDA技術(shù)實(shí)用教程第1章概述

EDA技術(shù)實(shí)用教程

第1章

概

述

1.1EDA技術(shù)及其發(fā)展

●

EDA?（ElectronicDesignAutomation電子設(shè)計(jì)自動(dòng)化）

是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。

●

EDA技術(shù)是以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)，

匯集了計(jì)算機(jī)圖

形學(xué)、

拓?fù)洹?/p>

邏輯學(xué)、

微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)

等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)。

●

EDA技術(shù)以計(jì)算機(jī)為工具，

代替人完成數(shù)字系統(tǒng)的邏輯綜

合、布局布線和設(shè)計(jì)仿真等工作。

EDA(ElectronicDesignAutomation)EDA技術(shù)發(fā)展的三個(gè)階段

20世紀(jì)70年代

MOS工藝

CAD概念

20世紀(jì)80年代

CMOS時(shí)代

出現(xiàn)

FPGACAE階段

20世紀(jì)90年代

ASIC設(shè)計(jì)技術(shù)

EDA技術(shù)

1.CAD階段（ComputerAidedDesign）

（20世紀(jì)60年代中期～20世紀(jì)80年代初期）

特點(diǎn)：一些單獨(dú)的工具軟件，

主要有PCB（PrintedCircuitBoard）布線設(shè)計(jì)、

電路模擬、

邏輯模擬及版圖的繪制等，

作用：通過(guò)計(jì)算機(jī)的使用，

從而將設(shè)計(jì)人員從大量繁瑣重復(fù)的計(jì)算和繪圖工作中解脫出來(lái)。

例如：目前常用的Protel早期版本Tango，

以及用于電路模擬的SPICE軟件和后來(lái)產(chǎn)品化的IC版圖編輯與設(shè)計(jì)規(guī)則檢查系統(tǒng)等軟件，

2.CAE階段（ComputerAidedEngineering）

（20世紀(jì)80年代初期～20世紀(jì)90年代初期）

特點(diǎn)：

▼各種設(shè)計(jì)工具（如原理圖輸入、

編譯與連接、

邏輯模擬、

測(cè)試碼生成、

版圖自動(dòng)布局）以及各種單元庫(kù)已齊全。

▼采用基于單元庫(kù)的半定制設(shè)計(jì)方法，

采用門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)的各種ASIC得到了極大的發(fā)展，

將集成電路工業(yè)推入了ASIC時(shí)代。

▼按照設(shè)計(jì)方法學(xué)制定的設(shè)計(jì)流程，

可以實(shí)現(xiàn)從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動(dòng)化。

3.EDA階段（20世紀(jì)90年代以來(lái)）

特點(diǎn)：

▼

20世紀(jì)90年代以來(lái)，

微電子技術(shù)以驚人的速度發(fā)展，

其工藝水平達(dá)到深亞微米級(jí)，

在一個(gè)芯片上可集成數(shù)百萬(wàn)乃至上千萬(wàn)只晶體管，

工作速度可達(dá)到GHz對(duì)EDA系統(tǒng)提出了更高的要求。

▼出現(xiàn)了以高級(jí)語(yǔ)言描述、

系統(tǒng)仿真和綜合技術(shù)。

不僅極大地提高了系統(tǒng)的設(shè)計(jì)效率，

而且使設(shè)計(jì)人員擺脫了大量的輔助性及基礎(chǔ)性工作，

將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。

EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展

：

電子設(shè)計(jì)成果

自主知識(shí)產(chǎn)權(quán)

仿真和設(shè)計(jì)EDA軟件不斷推出

電子技術(shù)全方位納入EDA領(lǐng)域

傳統(tǒng)設(shè)計(jì)建模理念發(fā)生重大變化

EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊

更加互為包容

更大規(guī)模的FPGA和CPLD器件的不斷推出

EDA工具ASIC設(shè)計(jì)

涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊

軟硬件IP核在電子行業(yè)廣泛應(yīng)用IP－IntellectualProperty

SoC高效低成本設(shè)計(jì)技術(shù)的成熟

硬件描述語(yǔ)言出現(xiàn)（如SystemC）

設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單

1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)

目標(biāo)：是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)

ASIC（ApplicationSpecificIntegratedCircuit）：

專門為某一應(yīng)用領(lǐng)域或某一專門用戶需要而設(shè)計(jì)制造的LSI或VLSI電路。

EDA技術(shù)ASIC設(shè)計(jì)FPGA/CPLD可編程ASIC設(shè)計(jì)混合ASIC設(shè)計(jì)門陣列（MPGA）標(biāo)準(zhǔn)單元（CBIC）全定制（ASIC）ASIC設(shè)計(jì)數(shù)字ASIC三種實(shí)現(xiàn)途徑：

PROMEPROMEEPROMPLAPALGALEPLDFPGACPLD簡(jiǎn)單低密度PLD復(fù)雜高密度PLD門陣列標(biāo)準(zhǔn)單元PLD半定制全定制線性陣列模擬標(biāo)準(zhǔn)單元數(shù)字ASIC模擬ASICASIC專用集成電路ASIC是廠家按用戶的具體要求(如功能、性能或技術(shù)等)，為用戶的特定系統(tǒng)定制的集成電路。如彩電RGB三基色處理芯片、投影機(jī)的數(shù)字微鏡DMD芯片等。

PROMEPROMEEPROMPLAPALGALEPLDFPGACPLD簡(jiǎn)單低密度PLD復(fù)雜高密度PLD門陣列標(biāo)準(zhǔn)單元PLD半定制全定制線性陣列模擬標(biāo)準(zhǔn)單元數(shù)字ASIC模擬ASICASIC

1、模擬ASIC：除目前傳統(tǒng)的運(yùn)算放大器、

功率放大器等電路外，

模擬ASIC由線性陣列和模擬標(biāo)準(zhǔn)單元組成，

它的發(fā)展還相當(dāng)緩慢，

其原因是模擬電路的頻帶寬度、

精度、

增益和動(dòng)態(tài)范圍等暫時(shí)還沒(méi)有一個(gè)最佳的辦法加以描述和控制。

但其發(fā)展勢(shì)在必行：模擬ASIC可減少芯片面積，

提高性能，降低費(fèi)用，

擴(kuò)大功能，

降低功耗，

提高可靠性，

縮短開(kāi)發(fā)周期。

PROMEPROMEEPROMPLAPALGALEPLDFPGACPLD簡(jiǎn)單低密度PLD復(fù)雜高密度PLD門陣列標(biāo)準(zhǔn)單元PLD半定制全定制線性陣列模擬標(biāo)準(zhǔn)單元數(shù)字ASIC模擬ASICASIC2、數(shù)字ASIC：

2.1全定制集成電路是廠家按規(guī)定的功能、性能要求，對(duì)電路的結(jié)構(gòu)布局、布線均進(jìn)行專

門的最優(yōu)化設(shè)計(jì)，以達(dá)到芯片的最佳利用。

半定制集成電路由廠家提供一定規(guī)格的功能塊，如門陣列、標(biāo)準(zhǔn)單元、可編程邏輯器

件等，用戶利用專門的軟件進(jìn)行必要的連接，從而設(shè)計(jì)出所需要的專用集成電路。

PROMEPROMEEPROMPLAPALGALEPLDFPGACPLD簡(jiǎn)單低密度PLD復(fù)雜高密度PLD門陣列標(biāo)準(zhǔn)單元PLD半定制全定制線性陣列模擬標(biāo)準(zhǔn)單元數(shù)字ASIC模擬ASICASIC2.2門陣列（GateArray）是按傳統(tǒng)陣列和組合陣列（PMOS和NMOS晶體管行）在硅片上制成具有標(biāo)準(zhǔn)邏輯門的形式，

它是不封裝的半成品，

生產(chǎn)廠家可根據(jù)用戶要求，

在掩膜中制作出互連的圖案（碼點(diǎn)），

最后封裝為成品，

再提供給用戶。

標(biāo)準(zhǔn)單元（StandardCell）是由IC廠家將預(yù)先設(shè)置好、

經(jīng)過(guò)測(cè)試且具有一定功能的邏輯塊作為標(biāo)準(zhǔn)單元存儲(chǔ)在數(shù)據(jù)庫(kù)中，

包括標(biāo)準(zhǔn)的TTL、CMOS、

存儲(chǔ)器、

微處理器及I/O電路的專用單元陣列。

什么是掩膜？

在半導(dǎo)體制造中，許多芯片工藝步驟采用光刻技術(shù)，用于這些步驟的圖形“底片”稱為掩膜（也稱作“掩?！保?，其作用是：在硅片上選定的區(qū)域中對(duì)一個(gè)不透明的圖形模板掩膜，繼而下面的腐蝕或擴(kuò)散將只影響選定的區(qū)域。（祥見(jiàn)光刻原理）

提示：掌握

曝光法制作電路板

EDA技術(shù)ASIC設(shè)計(jì)FPGA/CPLD可編程ASIC設(shè)計(jì)混合ASIC設(shè)計(jì)門陣列（MPGA）標(biāo)準(zhǔn)單元（CBIC）全定制（ASIC）ASIC設(shè)計(jì)數(shù)字ASIC3.混合ASIC（不是指模數(shù)混合的ASIC）

具有PLD可編程功能和邏輯資源，同時(shí)有可調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊（如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等）。

EP2C20的內(nèi)部結(jié)構(gòu)框圖

Stratix器件內(nèi)部結(jié)構(gòu)框圖

1.3硬件描述語(yǔ)言VHDLVHDL－

VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguageVHDLVerilogHDLSystemVerilogSystemC

具有很強(qiáng)的電路描述和建模能力

具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性

具有良好的電路行為描述和系統(tǒng)描述的能力

87版本、93版本

1.4VHDL綜合

把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。

即將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。

編譯器和綜合功能比較

（A）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程（B）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程C、ASM…程序軟件程序編譯器COMPILERCPU指令/數(shù)據(jù)代碼：0100101000101100VHDL/VERILOG程序硬件描述語(yǔ)言綜合器COMPILER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件QDJQK

（a）

（b）

SYNTHESIZER這種代碼限于特定CPU而不能移植，不代表硬件結(jié)構(gòu)

代表特定的硬件結(jié)構(gòu)，不依賴任何特定硬件環(huán)境，能容易地移植到任何通用的硬件環(huán)境中。

1.4VHDL綜合

圖1-3VHDL綜合器運(yùn)行流程

VHDL程序

工藝庫(kù)

約束

圖表

VHDL綜合器

強(qiáng)調(diào)電路的行為和功能，而不是電路如何實(shí)現(xiàn)。

選擇電路的實(shí)現(xiàn)方案，選擇一種能充分滿足各項(xiàng)約束條件且成本最低的實(shí)現(xiàn)方案

（B）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程C、ASM…程序軟件程序編譯器COMPILERCPU指令/數(shù)據(jù)代碼：0100101000101100VHDL/VERILOG程序硬件描述語(yǔ)言綜合器COMPILER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件QDJQK

1.5基于VHDL的自頂向下設(shè)計(jì)方法

1.5.1傳統(tǒng)的系統(tǒng)硬件自底向上（bottomup)設(shè)計(jì)方法

（附：1/100秒表的功能要求:（1）精度應(yīng)大于1/100s(2)計(jì)時(shí)器的最長(zhǎng)計(jì)時(shí)時(shí)間為1h（3）設(shè)計(jì)復(fù)位和啟/停開(kāi)關(guān)

●復(fù)位開(kāi)關(guān)的功能：只要一按復(fù)位開(kāi)關(guān)，計(jì)時(shí)應(yīng)立即終止，并對(duì)

計(jì)時(shí)器清零。

●啟/停開(kāi)關(guān)的功能：按一下啟/停開(kāi)關(guān)，計(jì)時(shí)器開(kāi)始計(jì)時(shí)；再按一下啟/停開(kāi)關(guān)，計(jì)時(shí)器終止計(jì)時(shí)；）

主要步驟：

1.根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；

2.根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；

3.進(jìn)行功能模塊的細(xì)化和電路設(shè)計(jì)；

4.各模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試，最后

完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)；

（特點(diǎn)：整個(gè)設(shè)計(jì)從最底層開(kāi)始設(shè)計(jì)，直到最高層設(shè)計(jì)完畢）

AM收音機(jī)原理框圖

HX108-2AM收音機(jī)原理圖

超高頻放大器混頻器中高視頻振蕩器自動(dòng)增益控制放大器中高視頻自動(dòng)增益控制門視頻檢波器視頻輸出噪聲門同步分離場(chǎng)掃描振蕩場(chǎng)掃描輸出鑒相器行掃描振蕩激勵(lì)行掃描輸出高壓整流伴音中放伴音信號(hào)檢波器音頻放大器音頻輸出音量揚(yáng)聲器顯像管對(duì)比率偏轉(zhuǎn)300?黑白電視機(jī)的電路原理圖

1.5.2基于VHDL的自頂向下設(shè)計(jì)方法

自頂向下設(shè)計(jì)方法：就是從系統(tǒng)總體要求出發(fā)，自上向下

地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)，分為三個(gè)層次：

第一層次：行為描述：

實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。

例1-1約翰遜六進(jìn)制計(jì)數(shù)器

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYcounterISPORT(clk:INSTD_LOGIC;rs:INSTD_LOGIC;count_out:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDcounter;?ARCHITECTUREbehavOFcounterIS?SIGNALnext_count:STD_LOGIC_VECTOR(2DOWNTO0);?BEGIN?PROCESS(rs,clk)?BEGIN?IFrs='0'THENnext_count<=?ELSIF(clk'EVENTANDclk='1')THEN?CASEnext_countIS?WHEN?WHEN
=>next_count<= ;?WHEN =>next_count<=“111;?WHEN“111=>next_count<=H;?WHENH=>next_count<=@;?WHEN@=>next_count<=“000;?WHENOTHERS=>next_count<=XXX;?ENDCASE;?ENDIF;?count_out<=next_countAFTER10ns;?ENDPROCESS;?ENDbehav;第二層次：RTL方式描述：

用具體的門電路、運(yùn)算器（+、*、﹤、﹥…）、寄存器、異步或同步狀態(tài)機(jī)，數(shù)據(jù)通路等來(lái)描述行為部分。

例1-2六進(jìn)制計(jì)數(shù)器

LIBRARYIEEE;USEIEEE.STD_LDGIC_1164.ALL;USEWORK.NEW.ALL;ENTITYcounterISPORT(clk,rs:INSTD_LOGIC;q1,q2,q3:OUTSTD_LOGIC);ENDcounter;ARCHITECTURErt1OFcounterISCOMPONENTdffPORT(d,rs,clk,INSTD_LOGIC;q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTdjkPORT(j,k,rs,clk:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTand2PORT(a,b,INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTnor2PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALjin,kin,q1_out,q2_out,q3_out:STD_LOGIC;BEGINu1:nor2PROTMAP(q3_out,q2_out,jin);u2:and2PROTMAP(q3_out,q2_out,kin);u3:djkPORTMAP(jin,kin,rs,clk,q1_out);u4:dffPORTMAP(q1_out,rs,clk,q2_out)u5:dffPORTMAP(q2_out,rs,clk,q3_out);q1<=q1_out;q2<=q2_out;q3<=q3_out;ENDrtl;

第三層次：邏輯綜合：

利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）并采用優(yōu)化算法實(shí)現(xiàn)最小化。

◆邏輯綜合：

把VHDL語(yǔ)言或原理圖翻譯成基本的與或非門的連接關(guān)系。

◆布局布線：

把與或非門的連接關(guān)系(即門級(jí)網(wǎng)絡(luò)表)用芯片內(nèi)部的可編程結(jié)構(gòu)和連線來(lái)實(shí)現(xiàn)。

圖1-4自頂向下的設(shè)計(jì)流程

1．設(shè)計(jì)說(shuō)明書2．建立VHDL行為模型3．VHDL行為仿真4．VHDL-RTL級(jí)建模5．前端功能仿真6．邏輯綜合7．測(cè)試向量生成8．功能仿真9．結(jié)構(gòu)綜合10．門級(jí)時(shí)序仿真11．硬件測(cè)試12．設(shè)計(jì)完成1.6EDA技術(shù)的優(yōu)勢(shì)

可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證

有各類庫(kù)的支持

某些HDL語(yǔ)言也是文檔型的語(yǔ)言(如VHDL)日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)

設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制于人之虞

良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證

能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中

自動(dòng)設(shè)計(jì)能力、不同內(nèi)容的仿真模擬、完整的測(cè)試

1.7設(shè)計(jì)流程

圖1-5應(yīng)用于FPGA/CPLD的EDA開(kāi)發(fā)流程

1.7.1設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態(tài)圖輸入

波形圖輸入

原理圖輸入

在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，

如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

掌握

掌握

1.7.2綜合

整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。

（A）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程（B）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程C、ASM…程序軟件程序編譯器COMPILERCPU指令/數(shù)據(jù)代碼：0100101000101100VHDL/VERILOG程序硬件描述語(yǔ)言綜合器COMPILER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件QDJQK

（a）

（b）

SYNTHESIZER1.7.3適配

將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如sof、pof等格式的文件。

1.7.4時(shí)序仿真與功能仿真

時(shí)序仿真

接近真實(shí)器件運(yùn)行特性的仿真仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。

功能仿真

直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性。

FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：

?

將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。

?

將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

1.7.5編程下載

通常，對(duì)CPLD的下載稱為編程(Program)，

對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)

但對(duì)于反熔絲結(jié)構(gòu)和flash結(jié)構(gòu)的FPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。

1.7.6硬件測(cè)試

1.8ASIC及其設(shè)計(jì)流程

ASIC(ApplicationSpecificIntegratedCircuits，專用集成電路)

數(shù)字

ASIC

數(shù)模

混合

模擬

ASIC

ASIC

ASIC圖1-6ASIC分類

?

ASIC是相對(duì)于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路器件。

?ASIC分類大致可分為數(shù)字ASIC、模擬ASIC和數(shù)?；旌螦SIC。

按版圖結(jié)構(gòu)及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。

全定制方法

是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。

半定制法

是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。

ASIC設(shè)計(jì)方法

全定制法

半定制法

門陣列法

標(biāo)準(zhǔn)單元法

可編程邏輯器件法

1.8.1ASIC設(shè)計(jì)簡(jiǎn)介（參見(jiàn)1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)）

1.8.2一般ASIC設(shè)計(jì)的流程

1.8.2一般ASIC設(shè)計(jì)的流程

系統(tǒng)規(guī)范說(shuō)明系統(tǒng)劃分邏輯設(shè)計(jì)與綜合綜合后仿真版圖設(shè)計(jì)baudclkresetLbclku_recresetLbclkrxdrec_ready[7:0]rdata[7:0]u_xmitclkbclkresetLxmit_cmd[7:0]xdata[7:0]txdxmit_donerec_readyrdata[7:0][7:0]rxdxmit_donexmit_cmdxdata[7:0][7:0]txdbclkresetLclk版圖驗(yàn)證參數(shù)提取與后仿真RSQD01RSQD01rstclkceldd[3:0]制版、流片芯片測(cè)試圖1-8ASIC設(shè)計(jì)流程

什么叫流片？

像流水線一樣通過(guò)一系列工藝步驟制造芯片。

即從一個(gè)電路圖到一塊芯片，檢驗(yàn)每一個(gè)工藝步驟是否可行，檢驗(yàn)電路是否具備我們所要的性能和功能。如果流片成功，就可以大規(guī)模地制造芯片。

1.9常用EDA工具

1.9.1設(shè)計(jì)輸入編輯器

1.9.2HDL綜合器

FPGACompilerII、DC-FPGA綜合器、SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器

1.9.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其他HDL仿真器

1.9.4適配器(布局布線器)1.9.5下載器(編程器)

適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線

1.10QuartusII簡(jiǎn)介

圖形或HDL編輯編程器設(shè)計(jì)輸入

綜合或編譯

適配器件

下載

仿真

Analysis&Synthesis（分析與綜合）Filter（適配器）Assembler（編程文件匯編）TimingAnalyzer（時(shí)序分析器）圖1-9QuartusII設(shè)計(jì)流程

1.11IP核簡(jiǎn)介

IP(IntellectualProperty)軟IP固IP硬IP使用VHDL等硬件描述語(yǔ)言描述的功能塊

完成了綜合的功能塊

廠家固化在芯片中的功能塊

1.8v

邏輯單元（LE）

ARM922Cores

ProcessorRAMKbits

嵌入式RAMKbits