第三章組合邏輯電路課件

第三章組合邏輯電路§3.1組合邏輯電路的分析方法與設(shè)計方法§3.2中規(guī)模集成組合邏輯電路§3.3組合邏輯電路中的競爭-冒險第三章組合邏輯電路§3.1組合邏輯電路的分析

本章基本要求

1

.掌握組合邏輯電路的分析方法。

2．掌握組合邏輯電路的設(shè)計方法。

3．理解加法器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器、數(shù)值比較器的工作原理;掌握上述集成邏輯器件的邏輯功能；了解它們的使用方法和應(yīng)用。本章基本要求3.1組合邏輯電路的分析與設(shè)計方法

電路特點

功能特點任意時刻的輸出信號只與此時刻的輸入信號有關(guān)，而與信號作用前電路的輸出狀態(tài)無關(guān)

不包含有記憶功能的單元電路，也沒有反饋電路。組合邏輯電路的特點數(shù)字電路組合邏輯電路時序邏輯電路3.1組合邏輯電路的分析與設(shè)計方法電路特點功能特點3.1.1組合邏輯電路的分析方法已知組合邏輯電路寫輸出邏輯表達式化簡分析其功能填真值表分析其功能一、分析方法(就是找出它的輸入和輸出之間的邏輯關(guān)系)步驟：1、用文字或符號標出各個門的輸入和輸出2、從輸入端到輸出端逐級寫出輸出函數(shù)對輸入變量的邏輯函數(shù)表達式3、利用公式法或卡諾圖化簡，列出真值表4、根據(jù)真值表得出電路的邏輯功能3.1.1組合邏輯電路的分析方法已知組合邏輯電路寫輸出邏二、舉例解：1)、根據(jù)邏輯圖寫輸出邏輯表達式并化簡組合邏輯電路如圖，試分析其邏輯功能。BABAY+=···=2）、根據(jù)邏輯表達式列真值表00011011ABY01103）、由真值表分析邏輯功能當AB相同時，輸出為0當AB相異時，輸出為1異或功能。&&&&YABABA·ABB·AB二、舉例解：1)、根據(jù)邏輯圖寫輸出邏輯表達式并化簡組合例3-2某一組合邏輯電路如圖，試分析其邏輯功能。

只有A、B、C全為“1”或全為“0”時，輸出Y才為“1”，否則為“0”。故該電路稱為“判一致電路”。=ABC+ABCABC·CABC·BABC·AABCY=ABC(A+B+C)=ABC+(A+B+C)例3-2某一組合邏輯電路如圖，試分析其邏輯功能。3.1.2組合邏輯電路的設(shè)計

試設(shè)計一個三人多數(shù)表決電路，要求提案通過時輸出為1，否則為0。一、設(shè)計方法（用基本門設(shè)計電路）

二、舉例1、列真值表解：2、填卡諾圖化簡邏輯函數(shù)00010111

ABCY

000001010

011

100

101

110

11111100001BC0001111001AY用與非門設(shè)計邏輯電路根據(jù)功能要求填卡諾圖化簡邏輯函數(shù)列真值表寫最簡與或式用多種基本門設(shè)計邏輯電路變?yōu)榕c非與非式3.1.2組合邏輯電路的設(shè)計試設(shè)計一個三人多數(shù)表決電路3、輸出函數(shù)式4、用與門、或門設(shè)計電路5、用與非門設(shè)計電路思考：若只用二輸入與非門設(shè)計電路，如何畫邏輯圖？Y=AB+BC+AC提示：的形式畫邏輯圖。&&&&ABCY&&&≥1ABCYY=（ABBC）AC··將函數(shù)式化為3、輸出函數(shù)式4、用與門、或門設(shè)計電路5、用與非門設(shè)計電

例3-2某工廠有A、B、C三個車間，各需電力1000KW，由兩臺發(fā)電機X=1000KW和Y=2000KW供電。但三個車間經(jīng)常不同時工作，為節(jié)省能源，需設(shè)計一個自動控制電路，去自動啟停發(fā)電機。試設(shè)計此控制電路。

解：（1）設(shè)定輸入、輸出變量（3）列真值表，填卡諾圖化簡。

設(shè)車間工作、電機啟動信號取值為1

態(tài)，否則取值為0

態(tài)。（2）定義邏輯狀態(tài)的含義

設(shè)控制電路的輸入信號是三個車間的工作的信號A、B、C。輸出是兩臺電機的啟動信號X和Y。

多輸出組合邏輯電路的設(shè)計例3-2某工廠有A、B、C三個車間，真值表：ABCXY0000000110010100110110010101011100111111BCA0001111001X的卡諾圖BCA0001111001Y的卡諾圖010100111111真值表：ABCXY0000000110010（4）畫電路圖

（4）畫電路圖3.2中規(guī)模集成組合邏輯電路3.2.1

編碼器3.2.2譯碼器3.2.3數(shù)據(jù)分配器3.2.4數(shù)據(jù)選擇器3.2.5加法器3.2.6數(shù)值比較器3.2中規(guī)模集成組合邏輯電路3.2.1編碼器33.2.5加法器加法器是構(gòu)成計算機中算術(shù)運算電路的基本單元。一、1位加法器1、1位半加器真值表輸出邏輯表達式邏輯圖S=AB+AB=A⊕BCO=AB0001101100101001ABSCO

∑

ABSCO邏輯符號=1AB&SCO只能將兩個1位二進制數(shù)相加，不考慮低位的進位信號的加法器稱為1位半加器。輸入輸出3.2.5加法器加法器是構(gòu)成計算機中算術(shù)運算電路的基本單2、1位全加器能將低位的進位信號納入計算的加法器稱為全加器0001011101101001010101010011001100001111CiSiCi–1BiAi全加器真值表設(shè)用Ai、Bi表示第i位的兩個加數(shù)，C

i-1表示來自低位的進位，C

i表示向高位的進位，Si表示本位和，可列出真值表。

2、1位全加器能將低位的進位信號納入計算的加法器稱為全加器0邏輯圖：AiBiAiBi(AiBi)Ci–1(AiBi)Ci–1邏輯符號邏輯圖：AiBiAiBi(AiBi)Ci–1(AiBi二、多位加法器兩個多位數(shù)相加時每一位都可能出現(xiàn)進位信號，因此，必須使用全加器。1、串行進位加法器4位串行進位加法器：10011101111例如做14+7的運算：=（10101）2=16+4+1=（21）1001110(1110)2+(0111)20CO∑

CIABSCO∑

CIABSCO∑

CIABSCO∑

CIABS這種結(jié)構(gòu)的電路叫做串行進位加法器。最大的缺點是運算速度慢。

二、多位加法器兩個多位數(shù)相加時每一位都可能出現(xiàn)進位信號，因此2、超前進位加法器——超前進位就是每一位全加器的進位信號直接由并行輸入的被加數(shù)、加數(shù)以及外部輸入進位信號CI同時決定，不再需要逐級等待低位送來的進位信號。A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加數(shù)加數(shù)低位進位和向高位進位右圖所示為74LS283的四位二進制超前進位加法器的邏輯符號。

與串行進位加法器相比，超前進位加法器運算時間的縮短是以增加電路復雜程度為代價而換取的。2、超前進位加法器——超前進位就是每一位全加器的進位信A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加數(shù)加數(shù)低位進位和向高位進位A0012030312B33CIΣΣPQB2B1B0加法器除了完成加法運算，還可實現(xiàn)碼制轉(zhuǎn)換。4．全加器應(yīng)用舉例

例如可以很方便地將8421碼轉(zhuǎn)換為余3碼。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E0加3輸入8421碼E1E2將余3碼→8421碼

？加法器除了完成加法運算，還可實現(xiàn)碼制轉(zhuǎn)換。4．全加器應(yīng)用舉例3-8試用四位加法器完成余3碼到8421碼的轉(zhuǎn)換。解：要實現(xiàn)余3碼到8421碼的轉(zhuǎn)換，只要將余3碼減去3（0011）即可。為了用加法器實現(xiàn)減法運算，減數(shù)應(yīng)變成補數(shù)（即0011→1101）。補碼=反碼+1

F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E03的補碼輸入余3碼E1E2減法可利用加法器，采用被減數(shù)＋減數(shù)的補碼來完成。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B0E3E0減數(shù)被減數(shù)E1E211111例3-8試用四位加法器完成余3碼到8421碼的轉(zhuǎn)換。被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F=S3S2+S3S1+CO1F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOCi+1例：用2片四位全加器還可以構(gòu)成二－十進制加法電路。下圖是一位8421碼加法電路。

相加修正判別修正被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)0低位

因為8421BCD碼求和是“逢十進一”，而74283進行的是4位二進制數(shù)求和，每1位運算時是“逢二進一”,4位將是“逢十六進一”,二者進位關(guān)系不同,在進位時差6,這樣電路就存在一個調(diào)整問題，否則將產(chǎn)生錯誤結(jié)果。即：當和≥10時，8421BCD應(yīng)產(chǎn)生進位，而十六進制還不可能產(chǎn)生進位，因此應(yīng)對結(jié)果進行加6修正。1110+0110

10100為非法碼1000+0110

1110例：正確顯示為：0001

0000。正確顯示為：0001

0100。4位二進制數(shù)：0000～1111；

1位8421BCD：0000～1001，1010～1111為非法碼。加修正項因為8421BCD碼求和是“逢十進一”，而742

BCD碼加法運算的修正規(guī)則:1）若兩個BCD碼相加之和等于或小于(1001)2，即十進制的9，則不需要修正。

A+B=CO1S3S2S1S0≤(1001)2=(9)10,不需要修正。(1)10+(8)10=(9)10BCD碼加法運算的修正規(guī)則:(1)10+(8)10=2）若相加之和在10~15之間，本位需要進行加6

修正，而進位是在進行加6修正時產(chǎn)生的。

10≤A+B=CO1S3S2S1S0≤15，需要修正+6。2）若相加之和在10~15之間，本位需要進行加63）若相加之和在16~18之間，向高位的進位會在相加過程中產(chǎn)生，對本位也需要進行加6修正。因此，修正電路應(yīng)含一個判9（1001）電路，當和數(shù)大于9時對結(jié)果加6（0110），小于等于9時加0000。3）若相加之和在16~18之間，向高位的進位會在相加26CO1S3S2S1S0FF=S3S2+S3S1+CO1

=S3S2·S3S1·CO1

修正信號F：1）2）10≤A+B≤153）15＜

A+B=16～1826CO1S3S2S1S0FF=S3（1）芯片對兩個8421碼相加產(chǎn)生二進制和數(shù)S3～S0,進位數(shù)C01。（2）“修正判別”網(wǎng)絡(luò)對二進制和數(shù)S3～S0進行判斷，只要二進制和大于1001（十進數(shù)9），便產(chǎn)生加六修正信號F=1。（3）經(jīng)過芯片Ⅱ進行加6修正，產(chǎn)生二-十進制數(shù)碼B8B4B2B1。

（1）芯片對兩個8421碼相加產(chǎn)生二進制和數(shù)S3～S0,進被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加數(shù)（6）+被加數(shù)（2）=和數(shù)（8），無進位

0110+0010=1000→S3=1,S2=S1=S0=0

片I的CO1=0修正網(wǎng)絡(luò)F=S3S2+S3S1+CO1=0則：S3S2S1S0→1000（片Ⅱ加數(shù)）

F=0，片Ⅱ被加數(shù)→0000相加→[1000]BCD=[8]1001100010100001000000被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)0低位29被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加數(shù)(9)+被加數(shù)(8)=和數(shù)（7），進位數(shù)（1），即17①

不進行加6修正，1001+1000=1,0001（進位1，和為1；→11）②進行加6修正，1001+1000=1,0001→S3=S2=S1=0，S0=1

片I的CO1=1修正網(wǎng)絡(luò)F=S3S2+S3S1+CO1=0+0+1=110011000000110111111則：S3S2S1S0→0001（片Ⅱ加數(shù)）

F=1，片Ⅱ被加數(shù)0110相加→[0111]BCD=7，高位有一進位F=1，輸出為1729被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)03.2.1編碼器將數(shù)字或文字、符號用二進制數(shù)來表示的過程，稱為編碼。相應(yīng)的二進制數(shù)稱為二進制代碼。n位二進制代碼有

2n種不同組合，可以表示

2n個信號。實現(xiàn)編碼的電路稱為“編碼器”。

一般編碼器有M個輸入端、N個輸出端，在任意時刻只有一個輸入端為1，其余均為0（或者反過來，只有一個輸入端為0，其余均為1）。而N個輸出則構(gòu)成與該輸入相對應(yīng)的編碼。即在任何時刻，只對一個輸入信號進行編碼。被編信號二進制代碼編碼器3.2.1編碼器將數(shù)字或文字、符號用二進制數(shù)來表示編碼器二進制編碼器二-十進制編碼器

優(yōu)先編碼器

普通編碼器編碼器二進制編碼器二-十進制編碼器優(yōu)先編碼器普通編碼一、二進制編碼器1、真值表3、輸出函數(shù)式I3I2I1I0Y1Y0Y1=I3+I2=I3I2Y0=I3+I1=I3I1Y1I3I2I1I000011110000111101100XXXXXXXXXXXXY0I3I2I1I000011110000111101010XXXXXXXXXXXX0111101111011110111001002、卡諾圖以兩位二進制編碼器為例：一、二進制編碼器1、真值表3、輸出函數(shù)式5、邏輯符號由邏輯符號知電路的特點：0編碼有效，輸出兩位二進制原碼。4、邏輯圖I3I2I1I0Y1Y04線——2線I3I2I1I0Y1Y04線——2線&Y1&Y0I3I2I1I02）若電路符號如右表示電路特點為：6、說明1）電路中的I0端可以去掉，所以，端叫做“隱含端”I0因為當I3I2I1=111時，必然輸出0的兩位代碼00，0編碼有效，輸出兩位二進制反碼。5、邏輯符號由邏輯符號知電路的特點：

例如有8個輸入端，分別代表8個不同的信號，即M=8=23

，n=3，則輸出是對應(yīng)的三位二進制代碼。這種編碼器通常稱為8線－3

線編碼器。（常見的還有16線－4線等。）

三位二進制編碼器

A2編碼器I0I1I2I3I4I5I6I7A1A0

有3個輸出端，可輸出8組不同的二進制代碼來對應(yīng)8個輸入信號。但這8個輸入信號是相互排斥的，即在任何時刻，只能對一個輸入信號進行編碼。例如有8個輸入端，分別代表8個不同的信號，即M二、優(yōu)先編碼器

優(yōu)先編碼器的功能是允許在幾個輸入端同時有信號出現(xiàn)，編碼器對所有的輸入信號按優(yōu)先順序排隊，只對其中優(yōu)先級別最高的一個信號進行編碼。常用的8線－3線編碼器有74LS148，74LS348。1、二進制優(yōu)先編碼器二、優(yōu)先編碼器優(yōu)先編碼器的功能是允許在幾個輸I0~I7（0~7）為8個輸入的信號；C、B、A為輸出的3位二進制編碼；（它們都是低電平“0”信號有效，在符號中常用“小圈”或“小三角”表示。）EI是使能（選通）輸入端；E0是使能輸出端；GS是輸出有效標志。E0和GS是用于功能擴展的輸出端。I0~I7（0~7）為8個輸入的信號；C、B、A為輸出的3位輸入EII0I1I2I3I4I5I61××01111111000001001100111001111001111100111111×××××輸I7CB11111000100101101110110111111出AGSEO111101010110010110010110010110×××××××××××××××××××××××××××××優(yōu)先編碼器74148的功能表

模塊工作并有輸入輸出有效模塊工作但無輸入輸出無效E0是作為擴展電路用的。（1）輸入I0～I7和輸出CBA,都是低電平“0”信號有效。信號均以反碼的形式輸出。輸入數(shù)據(jù)線I7的優(yōu)先權(quán)最高，而數(shù)據(jù)線I0的優(yōu)先權(quán)最低。

（2）輸出有效標志GSGS=1時，表示編碼器輸出無效。GS=0時，編碼器輸出有效。如表中的第1行、第2行和最后一行，輸出狀態(tài)CBA都是111，但由GS指明最后一行表示輸入線I0有效，而第1行和第2行表示輸出無效。（3）使能輸入EI和使能輸出E0。當EI=1時，不管輸入I0～I7為何值，三個輸出CBA均為1，無效。即禁止模塊工作。當EI=0時，允許模塊工作。此時CBA為111是表示模塊工作但無輸入。輸入EII0I1I2I3I4I5I61××0111111103.兩片74148的擴展應(yīng)用電路

當輸入超過8線而小于等于16線時，可用2片74148實現(xiàn)編碼要求。EI和E0的連線如圖所示。

當多片148級聯(lián)時，可以完成多個信號的優(yōu)先編碼。3.兩片74148的擴展應(yīng)用電路當輸入片Ⅰ為高位片,片Ⅱ為低位片。高位片優(yōu)先權(quán)比低位片優(yōu)先權(quán)高。F作為整個電路的輸出有效標志位,高電平有效。

片Ⅰ為高位片,片Ⅱ為低位片。高位片優(yōu)先權(quán)比低位片優(yōu)先權(quán)高。

工作無輸入片Ⅰ為高位片,片Ⅱ為低位片。高位片優(yōu)先權(quán)比低位片優(yōu)先權(quán)高。F作為整個電路的輸出有效標志位,高電平有效。

1………10010010011101高位低位①當高位片的輸入數(shù)據(jù)線均無輸入（均為1）時，E0=0→低位片EI=0，低位片工作。例：低位輸入數(shù)據(jù)線3為低電平0，其余為1時，輸出為A3A2A1A0=0011，為原碼輸出。0110工作片Ⅰ為高位片,片Ⅱ為低位片。高位片優(yōu)先權(quán)比低位片優(yōu)②當高位片的輸入數(shù)據(jù)線有一個為低電平0時，E0=1→低位片EI=1，低位片不工作。例：高位輸入數(shù)據(jù)線9為低電平0，其余輸入為1時；低位片輸入可為任意值，輸出為A3A2A1A0=1001（原碼）。0111101001011

禁止工作1110②當高位片的輸入數(shù)據(jù)線有一個為低電平0時，E74LS148編碼器的應(yīng)用是非常廣泛的。例如，常用的計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單元CPU，然后再進行處理、存儲、輸出到顯示器或打印機上。還可以用74LS148編碼器監(jiān)控爐罐的溫度，若其中任何一個爐溫超過標準溫度或低于標準溫度，則檢測傳感器輸出一個0電平到74LS148編碼器的輸入端，編碼器編碼后輸出三位二進制代碼到微處理器進行控制。

全班有30名同學，需幾位二進制代碼才能表示？思考74LS148編碼器的應(yīng)用是非常廣泛的。例2、二-十進制優(yōu)先編碼器常用的10線－4線(8421→BCD碼)優(yōu)先編碼器有74LS147。74LS147引腳功能圖I1~I9（1~9）為9個輸入的信號（“0”有效）DCBA為輸出的4位BCD碼編碼；（反碼輸出）2、二-十進制優(yōu)先編碼器常用的10線－4線(8421→BCD74LS147優(yōu)先編碼器有9個輸入端和4個輸出端。某個輸入端為0，代表輸入某一個十進制數(shù)。當9個輸入端全為1時，代表輸入的是十進制數(shù)0。4個輸出端反映輸入十進制數(shù)的BCD碼編碼輸出。

74LS147優(yōu)先編碼器的輸入端和輸出端都是低電平有效，即當某一個輸入端低電平0時，4個輸出端就以低電平0的輸出其對應(yīng)的8421BCD編碼。當9個輸入全為1時，4個輸入出也全為1，代表輸入十進制數(shù)0的8421BCD編碼輸出。74LS147優(yōu)先編碼器有9個輸入端和4個輸出端。某個輸入端3.2.3數(shù)據(jù)選擇器地址碼二、輸出表達式三、邏輯電路圖D200011011D0D1D3A1A0Y數(shù)據(jù)選擇器的功能是從一組數(shù)據(jù)中選則某個數(shù)據(jù)輸出一、真值表≥1Y&A11A01D3D2D1D0（以四選一數(shù)據(jù)選擇器為例）四、邏輯符號（附加控制端）A1A0四選一D3D2D1D0SYY=A1A0D0

+A1A0D1+A1A0D2

+A1A0D33.2.3數(shù)據(jù)選擇器地址碼二、輸出表達式三、邏輯電路圖D八選一數(shù)據(jù)選擇器有三位地址碼A2A1A0

可在八位數(shù)據(jù)D7

~D0選擇某一位。（圖略）五、數(shù)據(jù)選擇器功能的擴展例：

試用一片雙四選一數(shù)據(jù)選擇器74LS153組成一個八選一數(shù)據(jù)選擇器。解：連接線路如圖1A2≥1Y常用集成四選一數(shù)據(jù)選擇器有74LS153，內(nèi)含雙四選一電路。當A2=0時，(1)部分電路工作，可在D0~D3種選擇某個數(shù)據(jù)；（1）（2）A1A0D7D6D5D4D3D2D1D074LS153D22D20D12D10D23D21S2D13D11S1Y2Y1A1A0可在D4~D7中選擇某個數(shù)據(jù)。當A2=1時，(2)部分電路工作，八選一數(shù)據(jù)選擇器有三位地址碼A2A1A0可在八位數(shù)據(jù)3-3-5數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏輯表達式二、多位數(shù)值比較器常用多位數(shù)值比較器有74LS85，它能進行兩個4位二進制數(shù)的比較。電路結(jié)構(gòu)不同，擴展端的用法就可能不同，使用時應(yīng)加以注意。YA<B=ABYA>B=AB3、邏輯圖YA=B=AB+AB不進行片接時，其擴展端應(yīng)滿足：100100100100=YA<B

+YA>B=AB+ABY(A=B)≥1ABY(A<B)Y(A=B)Y(A>B)00011011&11&Y(A>B)Y(A<B)74LS85Y(A<B)Y(A=B)Y(A>B)I(A<B)I(A=B)I(A>B)B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)=011AB3-3-5數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏3-3-6常用組合邏輯電路的應(yīng)用一、譯碼器的應(yīng)用1、用譯碼器作數(shù)據(jù)分配器例如用2線—4線譯碼器作數(shù)據(jù)分配器：A1A0端：地址碼輸入端S端：數(shù)據(jù)D的輸入端Y3~Y0：數(shù)據(jù)輸出端把數(shù)據(jù)D=1010依次加在S端，10111110111011111100011011A1A0地址碼

輸出Y2=DY0=DY1010例如：令地址碼A1A0=10

結(jié)果只有Y2=1010功能表DY3Y2Y1Y0A0A1SY1=DY3=D3-3-6常用組合邏輯電路的應(yīng)用一、譯碼器的應(yīng)用1、用譯碼2、用譯碼器產(chǎn)生任意邏輯函數(shù)n線—2n線的譯碼器，可產(chǎn)生不多于n個變量的任意邏輯函數(shù)。1）方法步驟2）注意

控制端的條件要滿足。函數(shù)變量的權(quán)位應(yīng)與所用譯碼器輸入代碼的權(quán)位相對應(yīng)；

所用譯碼器輸出1有效時，輸出端應(yīng)附加或門；把原函數(shù)化為最小項之和形式；根據(jù)函數(shù)的變量數(shù)n，確定用n線——2n線譯碼器；所用譯碼器輸出0有效時，輸出端應(yīng)附加與非門。2、用譯碼器產(chǎn)生任意邏輯函數(shù)n線—2n線的譯碼器，可產(chǎn)生不多假設(shè)用圖示輸出1有效的3線—8線譯碼器產(chǎn)生此函數(shù)，則應(yīng)將Z式變?yōu)槿缦滦问剑喝绻幂敗こ?有效的3線—8線譯碼器74LS138產(chǎn)生此函數(shù)，例1：用譯碼器產(chǎn)生Z=ABC+AB解：≥1ZABC1譯碼器輸出端附加或門即可。則應(yīng)將Z式變?yōu)槿缦滦问剑鹤g碼器輸出端附加與非門即可。Z=ABC+ABC+ABC=m0+m6+m7

Y0+Y6+Y7Z=m0+m6+m7Z=m0+m6+m7=m0·m6·m7Y0·Y6·Y7Y7Y6Y5Y4Y3Y2Y1Y0SA2A1A074LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0ZABC1&假設(shè)用圖示輸出1有效的3線—8線譯碼器產(chǎn)生此函數(shù)，例2：用一片74LS138實現(xiàn) 1位全加器的邏輯功能連接線路如圖。例3：用1片74LS139實現(xiàn)

1位全加器的邏輯功能。先將雙2線—4線連接成3線—8線譯碼器，再產(chǎn)生題示邏輯功能。已知1位全加器的邏輯表達式為74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0&&1ABCISCO74LS139Y13Y12Y11Y10Y23Y22Y21Y20A20A21S2A10A11S2&&1ABCISCO例2：用一片74LS138實現(xiàn) 1位全加器的邏二、數(shù)據(jù)選擇器的應(yīng)用具有n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多于n+1個變量的任意邏輯函數(shù)。解：四選一數(shù)據(jù)選擇器的輸出表達式為：例：用四選一數(shù)據(jù)選擇器產(chǎn)生三變量的

邏輯函數(shù)Z=ABC+ABC+ABY=A1A0D0+A1A0D1+A1A0D2

+A1A0D3

將Z式寫成與Y式完全對應(yīng)的形式：

對照Z

式與Y

式知，只要令：Z=根據(jù)替代關(guān)系連接線路A1A0D3D2D1D0SYABC+AB?0+ABC+AB?1ABC11ZA1=A，A0=B，D0=C，D1=0，D2=C，D3=1數(shù)據(jù)選擇器的輸出函數(shù)就是

Z

式所表示的邏輯函數(shù)二、數(shù)據(jù)選擇器的應(yīng)用具有n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多3.3

組合邏輯電路的競爭冒險現(xiàn)象3.3.1

競爭—冒險現(xiàn)象及其成因前面分析組合邏輯電路的功能時，都假定輸入信號處于穩(wěn)定狀態(tài)（靜態(tài)）；若輸入信號處于跳變狀態(tài)（動態(tài)），且門電路的傳輸延遲時間

tpd不能忽略時，組合邏輯電路就有可能產(chǎn)生競爭冒險—現(xiàn)象。結(jié)果，在t1—t2時間內(nèi)，電路輸出端產(chǎn)生了Y=1的尖峰脈沖，Y=AAY0tpdt1

t2

t3

t4AYA它不符合靜態(tài)下Y=AA恒為0的邏輯關(guān)系。例設(shè)靜態(tài)時，動態(tài)，且

tpd

≠0時,Y=？tpdAAtpd&1Y3.3組合邏輯電路的競爭冒險現(xiàn)象3.3.1競競爭：門電路兩個輸入信號同時向相反的邏輯電平跳變的現(xiàn)象。尖峰脈沖會使敏感的電路（如觸發(fā)器）誤動作，因此，設(shè)計組合電路時要采取措施加以避免。3.3.2

檢查競爭—冒險現(xiàn)象的方法一、化簡法（對于簡單的邏輯函數(shù)）二、實驗法用示波器觀察電路輸出端有無尖峰脈沖三、用計算機輔助分析的手段檢查復雜的數(shù)字系統(tǒng)形式為Y=AA的將出現(xiàn)正向尖峰脈沖；形式為Y=A+A的將出現(xiàn)負向尖峰脈沖。只要邏輯函數(shù)在一定的條件下能化成Y=AA

或Y=A+A

的形式，則可判定其電路有競爭—冒險的可能。競爭—冒險：由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象。（略）競爭：門電路兩個輸入信號同時向相反的邏輯電平跳變的現(xiàn)象。尖峰3.3.3

消除競爭—冒險現(xiàn)象的方法常用的方法：選通脈沖使得靜態(tài)時電路工作，動態(tài)時電路封鎖。1、在電路的輸出端接入濾波電容。2、在電路的輸入端引入選通脈沖如

Y=AB+AC

在B=C=1的條件下，Y=A+A

，將有負向尖峰脈沖出現(xiàn)。3、修改邏輯設(shè)計若將原邏輯關(guān)系改為Y=AB+AC+BC則可在B=C=1時，使Y=A+A+1，確保沒有負向尖峰脈沖出現(xiàn)，消除了原邏輯設(shè)計中的競爭—冒險。&1AYPt1

t2

t3

t4YP0AAtpdtpd3.3.3消除競爭—冒險現(xiàn)象的方法常用的方法：選通脈沖第三章組合邏輯電路§3.1組合邏輯電路的分析方法與設(shè)計方法§3.2中規(guī)模集成組合邏輯電路§3.3組合邏輯電路中的競爭-冒險第三章組合邏輯電路§3.1組合邏輯電路的分析

本章基本要求

1

.掌握組合邏輯電路的分析方法。

2．掌握組合邏輯電路的設(shè)計方法。

3．理解加法器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器、數(shù)值比較器的工作原理;掌握上述集成邏輯器件的邏輯功能；了解它們的使用方法和應(yīng)用。本章基本要求3.1組合邏輯電路的分析與設(shè)計方法

電路特點

功能特點任意時刻的輸出信號只與此時刻的輸入信號有關(guān)，而與信號作用前電路的輸出狀態(tài)無關(guān)

不包含有記憶功能的單元電路，也沒有反饋電路。組合邏輯電路的特點數(shù)字電路組合邏輯電路時序邏輯電路3.1組合邏輯電路的分析與設(shè)計方法電路特點功能特點3.1.1組合邏輯電路的分析方法已知組合邏輯電路寫輸出邏輯表達式化簡分析其功能填真值表分析其功能一、分析方法(就是找出它的輸入和輸出之間的邏輯關(guān)系)步驟：1、用文字或符號標出各個門的輸入和輸出2、從輸入端到輸出端逐級寫出輸出函數(shù)對輸入變量的邏輯函數(shù)表達式3、利用公式法或卡諾圖化簡，列出真值表4、根據(jù)真值表得出電路的邏輯功能3.1.1組合邏輯電路的分析方法已知組合邏輯電路寫輸出邏二、舉例解：1)、根據(jù)邏輯圖寫輸出邏輯表達式并化簡組合邏輯電路如圖，試分析其邏輯功能。BABAY+=···=2）、根據(jù)邏輯表達式列真值表00011011ABY01103）、由真值表分析邏輯功能當AB相同時，輸出為0當AB相異時，輸出為1異或功能。&&&&YABABA·ABB·AB二、舉例解：1)、根據(jù)邏輯圖寫輸出邏輯表達式并化簡組合例3-2某一組合邏輯電路如圖，試分析其邏輯功能。

只有A、B、C全為“1”或全為“0”時，輸出Y才為“1”，否則為“0”。故該電路稱為“判一致電路”。=ABC+ABCABC·CABC·BABC·AABCY=ABC(A+B+C)=ABC+(A+B+C)例3-2某一組合邏輯電路如圖，試分析其邏輯功能。3.1.2組合邏輯電路的設(shè)計

試設(shè)計一個三人多數(shù)表決電路，要求提案通過時輸出為1，否則為0。一、設(shè)計方法（用基本門設(shè)計電路）

二、舉例1、列真值表解：2、填卡諾圖化簡邏輯函數(shù)00010111

ABCY

000001010

011

100

101

110

11111100001BC0001111001AY用與非門設(shè)計邏輯電路根據(jù)功能要求填卡諾圖化簡邏輯函數(shù)列真值表寫最簡與或式用多種基本門設(shè)計邏輯電路變?yōu)榕c非與非式3.1.2組合邏輯電路的設(shè)計試設(shè)計一個三人多數(shù)表決電路3、輸出函數(shù)式4、用與門、或門設(shè)計電路5、用與非門設(shè)計電路思考：若只用二輸入與非門設(shè)計電路，如何畫邏輯圖？Y=AB+BC+AC提示：的形式畫邏輯圖。&&&&ABCY&&&≥1ABCYY=（ABBC）AC··將函數(shù)式化為3、輸出函數(shù)式4、用與門、或門設(shè)計電路5、用與非門設(shè)計電

例3-2某工廠有A、B、C三個車間，各需電力1000KW，由兩臺發(fā)電機X=1000KW和Y=2000KW供電。但三個車間經(jīng)常不同時工作，為節(jié)省能源，需設(shè)計一個自動控制電路，去自動啟停發(fā)電機。試設(shè)計此控制電路。

解：（1）設(shè)定輸入、輸出變量（3）列真值表，填卡諾圖化簡。

設(shè)車間工作、電機啟動信號取值為1

態(tài)，否則取值為0

態(tài)。（2）定義邏輯狀態(tài)的含義

設(shè)控制電路的輸入信號是三個車間的工作的信號A、B、C。輸出是兩臺電機的啟動信號X和Y。

多輸出組合邏輯電路的設(shè)計例3-2某工廠有A、B、C三個車間，真值表：ABCXY0000000110010100110110010101011100111111BCA0001111001X的卡諾圖BCA0001111001Y的卡諾圖010100111111真值表：ABCXY0000000110010（4）畫電路圖

（4）畫電路圖3.2中規(guī)模集成組合邏輯電路3.2.1

編碼器3.2.2譯碼器3.2.3數(shù)據(jù)分配器3.2.4數(shù)據(jù)選擇器3.2.5加法器3.2.6數(shù)值比較器3.2中規(guī)模集成組合邏輯電路3.2.1編碼器33.2.5加法器加法器是構(gòu)成計算機中算術(shù)運算電路的基本單元。一、1位加法器1、1位半加器真值表輸出邏輯表達式邏輯圖S=AB+AB=A⊕BCO=AB0001101100101001ABSCO

∑

ABSCO邏輯符號=1AB&SCO只能將兩個1位二進制數(shù)相加，不考慮低位的進位信號的加法器稱為1位半加器。輸入輸出3.2.5加法器加法器是構(gòu)成計算機中算術(shù)運算電路的基本單2、1位全加器能將低位的進位信號納入計算的加法器稱為全加器0001011101101001010101010011001100001111CiSiCi–1BiAi全加器真值表設(shè)用Ai、Bi表示第i位的兩個加數(shù)，C

i-1表示來自低位的進位，C

i表示向高位的進位，Si表示本位和，可列出真值表。

2、1位全加器能將低位的進位信號納入計算的加法器稱為全加器0邏輯圖：AiBiAiBi(AiBi)Ci–1(AiBi)Ci–1邏輯符號邏輯圖：AiBiAiBi(AiBi)Ci–1(AiBi二、多位加法器兩個多位數(shù)相加時每一位都可能出現(xiàn)進位信號，因此，必須使用全加器。1、串行進位加法器4位串行進位加法器：10011101111例如做14+7的運算：=（10101）2=16+4+1=（21）1001110(1110)2+(0111)20CO∑

CIABSCO∑

CIABSCO∑

CIABSCO∑

CIABS這種結(jié)構(gòu)的電路叫做串行進位加法器。最大的缺點是運算速度慢。

二、多位加法器兩個多位數(shù)相加時每一位都可能出現(xiàn)進位信號，因此2、超前進位加法器——超前進位就是每一位全加器的進位信號直接由并行輸入的被加數(shù)、加數(shù)以及外部輸入進位信號CI同時決定，不再需要逐級等待低位送來的進位信號。A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加數(shù)加數(shù)低位進位和向高位進位右圖所示為74LS283的四位二進制超前進位加法器的邏輯符號。

與串行進位加法器相比，超前進位加法器運算時間的縮短是以增加電路復雜程度為代價而換取的。2、超前進位加法器——超前進位就是每一位全加器的進位信A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加數(shù)加數(shù)低位進位和向高位進位A0012030312B33CIΣΣPQB2B1B0加法器除了完成加法運算，還可實現(xiàn)碼制轉(zhuǎn)換。4．全加器應(yīng)用舉例

例如可以很方便地將8421碼轉(zhuǎn)換為余3碼。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E0加3輸入8421碼E1E2將余3碼→8421碼

？加法器除了完成加法運算，還可實現(xiàn)碼制轉(zhuǎn)換。4．全加器應(yīng)用舉例3-8試用四位加法器完成余3碼到8421碼的轉(zhuǎn)換。解：要實現(xiàn)余3碼到8421碼的轉(zhuǎn)換，只要將余3碼減去3（0011）即可。為了用加法器實現(xiàn)減法運算，減數(shù)應(yīng)變成補數(shù)（即0011→1101）。補碼=反碼+1

F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E03的補碼輸入余3碼E1E2減法可利用加法器，采用被減數(shù)＋減數(shù)的補碼來完成。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B0E3E0減數(shù)被減數(shù)E1E211111例3-8試用四位加法器完成余3碼到8421碼的轉(zhuǎn)換。被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F=S3S2+S3S1+CO1F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOCi+1例：用2片四位全加器還可以構(gòu)成二－十進制加法電路。下圖是一位8421碼加法電路。

相加修正判別修正被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)0低位

因為8421BCD碼求和是“逢十進一”，而74283進行的是4位二進制數(shù)求和，每1位運算時是“逢二進一”,4位將是“逢十六進一”,二者進位關(guān)系不同,在進位時差6,這樣電路就存在一個調(diào)整問題，否則將產(chǎn)生錯誤結(jié)果。即：當和≥10時，8421BCD應(yīng)產(chǎn)生進位，而十六進制還不可能產(chǎn)生進位，因此應(yīng)對結(jié)果進行加6修正。1110+0110

10100為非法碼1000+0110

1110例：正確顯示為：0001

0000。正確顯示為：0001

0100。4位二進制數(shù)：0000～1111；

1位8421BCD：0000～1001，1010～1111為非法碼。加修正項因為8421BCD碼求和是“逢十進一”，而742

BCD碼加法運算的修正規(guī)則:1）若兩個BCD碼相加之和等于或小于(1001)2，即十進制的9，則不需要修正。

A+B=CO1S3S2S1S0≤(1001)2=(9)10,不需要修正。(1)10+(8)10=(9)10BCD碼加法運算的修正規(guī)則:(1)10+(8)10=2）若相加之和在10~15之間，本位需要進行加6

修正，而進位是在進行加6修正時產(chǎn)生的。

10≤A+B=CO1S3S2S1S0≤15，需要修正+6。2）若相加之和在10~15之間，本位需要進行加63）若相加之和在16~18之間，向高位的進位會在相加過程中產(chǎn)生，對本位也需要進行加6修正。因此，修正電路應(yīng)含一個判9（1001）電路，當和數(shù)大于9時對結(jié)果加6（0110），小于等于9時加0000。3）若相加之和在16~18之間，向高位的進位會在相加81CO1S3S2S1S0FF=S3S2+S3S1+CO1

=S3S2·S3S1·CO1

修正信號F：1）2）10≤A+B≤153）15＜

A+B=16～1826CO1S3S2S1S0FF=S3（1）芯片對兩個8421碼相加產(chǎn)生二進制和數(shù)S3～S0,進位數(shù)C01。（2）“修正判別”網(wǎng)絡(luò)對二進制和數(shù)S3～S0進行判斷，只要二進制和大于1001（十進數(shù)9），便產(chǎn)生加六修正信號F=1。（3）經(jīng)過芯片Ⅱ進行加6修正，產(chǎn)生二-十進制數(shù)碼B8B4B2B1。

（1）芯片對兩個8421碼相加產(chǎn)生二進制和數(shù)S3～S0,進被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加數(shù)（6）+被加數(shù)（2）=和數(shù)（8），無進位

0110+0010=1000→S3=1,S2=S1=S0=0

片I的CO1=0修正網(wǎng)絡(luò)F=S3S2+S3S1+CO1=0則：S3S2S1S0→1000（片Ⅱ加數(shù)）

F=0，片Ⅱ被加數(shù)→0000相加→[1000]BCD=[8]1001100010100001000000被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)0低位84被加數(shù)

和數(shù)（BCD

碼）（BCD

碼）B8

加數(shù)0低位進位CiCIⅠ＆＆1Ⅱ＆F向高位進位S0S1S2S3PΣ

QΣΣPQ（BCD

碼）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加數(shù)(9)+被加數(shù)(8)=和數(shù)（7），進位數(shù)（1），即17①

不進行加6修正，1001+1000=1,0001（進位1，和為1；→11）②進行加6修正，1001+1000=1,0001→S3=S2=S1=0，S0=1

片I的CO1=1修正網(wǎng)絡(luò)F=S3S2+S3S1+CO1=0+0+1=110011000000110111111則：S3S2S1S0→0001（片Ⅱ加數(shù)）

F=1，片Ⅱ被加數(shù)0110相加→[0111]BCD=7，高位有一進位F=1，輸出為1729被加數(shù)和數(shù)（BCD碼）（BCD碼）B8加數(shù)03.2.1編碼器將數(shù)字或文字、符號用二進制數(shù)來表示的過程，稱為編碼。相應(yīng)的二進制數(shù)稱為二進制代碼。n位二進制代碼有

2n種不同組合，可以表示

2n個信號。實現(xiàn)編碼的電路稱為“編碼器”。

一般編碼器有M個輸入端、N個輸出端，在任意時刻只有一個輸入端為1，其余均為0（或者反過來，只有一個輸入端為0，其余均為1）。而N個輸出則構(gòu)成與該輸入相對應(yīng)的編碼。即在任何時刻，只對一個輸入信號進行編碼。被編信號二進制代碼編碼器3.2.1編碼器將數(shù)字或文字、符號用二進制數(shù)來表示編碼器二進制編碼器二-十進制編碼器

優(yōu)先編碼器

普通編碼器編碼器二進制編碼器二-十進制編碼器優(yōu)先編碼器普通編碼一、二進制編碼器1、真值表3、輸出函數(shù)式I3I2I1I0Y1Y0Y1=I3+I2=I3I2Y0=I3+I1=I3I1Y1I3I2I1I000011110000111101100XXXXXXXXXXXXY0I3I2I1I000011110000111101010XXXXXXXXXXXX0111101111011110111001002、卡諾圖以兩位二進制編碼器為例：一、二進制編碼器1、真值表3、輸出函數(shù)式5、邏輯符號由邏輯符號知電路的特點：0編碼有效，輸出兩位二進制原碼。4、邏輯圖I3I2I1I0Y1Y04線——2線I3I2I1I0Y1Y04線——2線&Y1&Y0I3I2I1I02）若電路符號如右表示電路特點為：6、說明1）電路中的I0端可以去掉，所以，端叫做“隱含端”I0因為當I3I2I1=111時，必然輸出0的兩位代碼00，0編碼有效，輸出兩位二進制反碼。5、邏輯符號由邏輯符號知電路的特點：

例如有8個輸入端，分別代表8個不同的信號，即M=8=23

，n=3，則輸出是對應(yīng)的三位二進制代碼。這種編碼器通常稱為8線－3

線編碼器。（常見的還有16線－4線等。）

三位二進制編碼器

A2編碼器I0I1I2I3I4I5I6I7A1A0

有3個輸出端，可輸出8組不同的二進制代碼來對應(yīng)8個輸入信號。但這8個輸入信號是相互排斥的，即在任何時刻，只能對一個輸入信號進行編碼。例如有8個輸入端，分別代表8個不同的信號，即M二、優(yōu)先編碼器

優(yōu)先編碼器的功能是允許在幾個輸入端同時有信號出現(xiàn)，編碼器對所有的輸入信號按優(yōu)先順序排隊，只對其中優(yōu)先級別最高的一個信號進行編碼。常用的8線－3線編碼器有74LS148，74LS348。1、二進制優(yōu)先編碼器二、優(yōu)先編碼器優(yōu)先編碼器的功能是允許在幾個輸I0~I7（0~7）為8個輸入的信號；C、B、A為輸出的3位二進制編碼；（它們都是低電平“0”信號有效，在符號中常用“小圈”或“小三角”表示。）EI是使能（選通）輸入端；E0是使能輸出端；GS是輸出有效標志。E0和GS是用于功能擴展的輸出端。I0~I7（0~7）為8個輸入的信號；C、B、A為輸出的3位輸入EII0I1I2I3I4I5I61××01111111000001001100111001111001111100111111×××××輸I7CB11111000100101101110110111111出AGSEO111101010110010110010110010110×××××××××××××××××××××××××××××優(yōu)先編碼器74148的功能表

模塊工作并有輸入輸出有效模塊工作但無輸入輸出無效E0是作為擴展電路用的。（1）輸入I0～I7和輸出CBA,都是低電平“0”信號有效。信號均以反碼的形式輸出。輸入數(shù)據(jù)線I7的優(yōu)先權(quán)最高，而數(shù)據(jù)線I0的優(yōu)先權(quán)最低。

（2）輸出有效標志GSGS=1時，表示編碼器輸出無效。GS=0時，編碼器輸出有效。如表中的第1行、第2行和最后一行，輸出狀態(tài)CBA都是111，但由GS指明最后一行表示輸入線I0有效，而第1行和第2行表示輸出無效。（3）使能輸入EI和使能輸出E0。當EI=1時，不管輸入I0～I7為何值，三個輸出CBA均為1，無效。即禁止模塊工作。當EI=0時，允許模