第01講(可編程邏輯器件的基礎(chǔ)知識(shí))

課程宗旨更新數(shù)字電路的設(shè)計(jì)觀念，建立用PLD器件取代傳統(tǒng)TTL器件設(shè)計(jì)數(shù)字電路的思想。更新數(shù)字系統(tǒng)設(shè)計(jì)手段，學(xué)會(huì)使用硬件描述語(yǔ)言（HardwareDescriptionLanguage）代替?zhèn)鹘y(tǒng)的數(shù)字電路設(shè)計(jì)方法來(lái)設(shè)計(jì)數(shù)字系統(tǒng)。第1章可編程邏輯的基礎(chǔ)知識(shí)可編程器件原理與應(yīng)用1.1緒論

可編程邏輯器件FPGA是一種可以編程的數(shù)字集成電路IC，它包含可配置的邏輯塊以及邏輯塊之間的互連線(xiàn)。設(shè)計(jì)人員可以通過(guò)在現(xiàn)場(chǎng)完成對(duì)這些邏輯塊和互連線(xiàn)的配置，以實(shí)現(xiàn)或改變復(fù)雜的電子系統(tǒng)的功能。FPGA在結(jié)構(gòu)、速度、工藝、集成度和性能等方面都有極大的提高，與之相對(duì)應(yīng)的設(shè)計(jì)方法和自動(dòng)化設(shè)計(jì)工具也得到迅速的發(fā)展。1.1緒論FPGA器件在高速處理場(chǎng)合運(yùn)用的越來(lái)越廣泛： 盡管FPGA芯片的主頻要低于奔騰處理器,但是由于FPGA芯片可并行處理多項(xiàng)任務(wù),因此處理速度要比奔騰處理器或數(shù)字信號(hào)處理器快得多! 比如美國(guó)贏通系統(tǒng)公司推出一款超級(jí)的服務(wù)器。這款專(zhuān)為網(wǎng)站運(yùn)行而設(shè)計(jì)的服務(wù)器尺寸僅有DVD播放機(jī)大小，工作能力卻相當(dāng)于,甚至超過(guò)50臺(tái)戴爾、IBM或SUN公司售價(jià)5000美元的服務(wù)器。贏通公司的這款服務(wù)器并未采用目前電腦中不可或缺的微處理器。而是由FPGA芯片驅(qū)動(dòng)。FPGA芯片在一定程度上正在蠶食微處理器的市場(chǎng)。FPGA芯片也開(kāi)始用于消費(fèi)類(lèi)的電子設(shè)備中，包括手機(jī)和數(shù)碼相機(jī)。飛利浦、諾基亞、Palm及索尼均在其消費(fèi)類(lèi)的電子產(chǎn)品中采用了FPGA芯片。盡管FPGA芯片的時(shí)鐘頻率要低于奔騰處理器，但是由于FPGA芯片可并行處理各種不同的運(yùn)算，所以可完成許多復(fù)雜的任務(wù)。例如全球天氣建模及基因組合核對(duì)等，而且處理速度比奔騰處理器或數(shù)字信號(hào)處理器快得多。在通用計(jì)算方面，F(xiàn)PGA仍然不敵Intel的處理器。對(duì)于那些只需要進(jìn)行重復(fù)單任務(wù)操作的機(jī)器而言，使用FPGA芯片顯然是大材小用。FPGA器件在DSP領(lǐng)域?qū)⒁箫@身手。隨著DSP應(yīng)用領(lǐng)域的拓寬和各類(lèi)性能指標(biāo)的不斷提升，采用DSP處理器（如TI的TMS320C系列）的解決方案日益面臨著不斷增加的巨大挑戰(zhàn)，而自身的技術(shù)瓶頸（如運(yùn)行速度、吞吐量、總線(xiàn)結(jié)構(gòu)的可變性、系統(tǒng)結(jié)構(gòu)的可重配置性、硬件可升級(jí)性等等）致使這種解決方案在DSP的許多新的應(yīng)用領(lǐng)域中的道路越走越窄。

例如，軟件無(wú)線(xiàn)電的概念在10年前就已提出，并附諸研究和實(shí)現(xiàn)了，僅其數(shù)字中頻域的信號(hào)處理的等效速度也需達(dá)50GIPS，然而直到目前為止，最快的DSP處理器，TI的C6X系列也沒(méi)能超過(guò)5GIPS，至于現(xiàn)在最常用的TMS320C54X系列處理器，也只有0.1GIPS（ALTERA基于FPGA的DSP等效速度大于70GIPS，）。在許多應(yīng)用領(lǐng)域，以處理器（DSPProcessor）為核心的DSP系統(tǒng)具有很大的局限性。

所以DSP處理器不是DSP系統(tǒng)的唯一選擇；DSP技術(shù)不等于DSP處理器應(yīng)用；DSP的開(kāi)發(fā)應(yīng)用、教學(xué)和實(shí)驗(yàn)不能僅僅圍繞DSP處理器來(lái)進(jìn)行就可以了。事實(shí)上，在DSP領(lǐng)域，除了普通的DSP處理器以外，利用FPGA來(lái)實(shí)現(xiàn)DSP系統(tǒng)已十分普遍。 而且在許多諸如實(shí)時(shí)圖象處理、聯(lián)合戰(zhàn)術(shù)無(wú)線(xiàn)電通信系統(tǒng)、3G移動(dòng)通信基站、實(shí)時(shí)工控系統(tǒng)、衛(wèi)星導(dǎo)航設(shè)備等領(lǐng)域中，F(xiàn)PGA的DSP解決方案已成為非此莫屬的選擇了！1.2可編程器件的演進(jìn)從1947年第一個(gè)晶體管誕生，為信息革命奠定了物質(zhì)基礎(chǔ)。自1958年通用集成電路(邏輯器件)的產(chǎn)生，開(kāi)啟數(shù)字電路設(shè)計(jì)新紀(jì)元。邏輯器件是與、或、非門(mén)（74LS00，74LS04等），在此基礎(chǔ)上可實(shí)現(xiàn)復(fù)雜的時(shí)序和組合邏輯功能。人們?cè)O(shè)計(jì)出很多中、小規(guī)模器件，如編碼器（74LS148）、譯碼器（74LS154）、比較器（74LS85）、計(jì)數(shù)器（74LS193）和移位寄存器（74LS194）等等。基于的TTL邏輯設(shè)計(jì)分立的芯片實(shí)現(xiàn)邏輯功能; -NAND,OR,復(fù)用器,觸發(fā)器等.通常由成本和可用的器件來(lái)決定設(shè)計(jì)的選擇;基于的TTL邏輯設(shè)計(jì)真值表卡諾圖ABCDX00000000100010000111……….…ABCD0001111000011110

0010011111110111基于的TTL邏輯設(shè)計(jì)邏輯表達(dá)式X=AB+CD+BD+BC+AD+ACX=AB?CD?BD?BC?AD?AC基于的TTL邏輯設(shè)計(jì)最終的實(shí)現(xiàn)ABCDDQQSETCLRDQQSETCLRVCC7430740074007474X1.2可編程器件的演進(jìn)采用中小規(guī)模器件的局限電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低。設(shè)計(jì)比較困難。電路修改很麻煩。設(shè)計(jì)方法的局限卡諾圖只適用于輸入比較少的函數(shù)的化簡(jiǎn)。采用“搭積木”的方法進(jìn)行設(shè)計(jì)。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。設(shè)計(jì)系統(tǒng)所需要的芯片種類(lèi)多，且數(shù)量很大。1.2可編程器件的演進(jìn)專(zhuān)用集成電路ASIC(ApplicationSpecificIntegratedCircuit)是專(zhuān)門(mén)為某一應(yīng)用領(lǐng)域或特定用戶(hù)需要而設(shè)計(jì)、制造的電路，它可以將某些專(zhuān)用電路或電子系統(tǒng)設(shè)計(jì)在一個(gè)芯片上，構(gòu)成單片集成系統(tǒng)。ASIC可分為數(shù)字ASIC和模擬ASIC。數(shù)字ASIC又為全定制和半定制兩種。全定制ASIC按特定功能以實(shí)現(xiàn)最優(yōu)性能，但其設(shè)計(jì)制作費(fèi)用高、周期長(zhǎng)，只適用于批量較大的產(chǎn)品。1.2可編程器件的演進(jìn)半定制ASIC是一種約束性設(shè)計(jì)方式。主要目的是簡(jiǎn)化設(shè)計(jì)、縮短設(shè)計(jì)周期和提高芯片成品率。半定制ASIC門(mén)陣列標(biāo)準(zhǔn)單元可編程邏輯器件1.2可編程器件的演進(jìn)可編程邏輯器件是一個(gè)重要分支。是作為通用器件生產(chǎn)的半定制電路，用戶(hù)通過(guò)對(duì)器件編程使之實(shí)現(xiàn)所需要的邏輯功能。可編程邏輯器件作為用戶(hù)可配置的邏輯器件，有成本低，使用靈活，設(shè)計(jì)周期短，而且可靠性高，承擔(dān)風(fēng)險(xiǎn)小，因而很快普及應(yīng)用，發(fā)展非常迅速。1.2可編程器件的演進(jìn)最早出現(xiàn)的可編程邏輯器件是1970年制成的PROM，也稱(chēng)為可編程邏輯元件PLD(ProgrammableLogicDevices)。它由全譯碼的與陣列和可編程的或陣列組成?？删幊踢壿嬯嚵蠵LA(ProgrammableLogicArray)是七十年代中期出現(xiàn)的，它由可編程的與陣列和可編程的或陣列組成。其陣列規(guī)模大為減少，提高芯片利用率，但編程復(fù)雜，支持其開(kāi)發(fā)軟件有一定的難度，沒(méi)有得到廣泛應(yīng)用。1.2可編程器件的演進(jìn)可編程陣列邏輯PAL(ProgrammableArrayLogic)是七十年代末期推出的，它由可編程的與陣列和固定的或陣列組成。由于輸出結(jié)構(gòu)種類(lèi)很多，設(shè)計(jì)靈活，因而成為第一個(gè)得到普遍應(yīng)用的可編程邏輯器件。1.2可編程器件的演進(jìn)通用陣列邏輯GAL(GenericArrayLogic)是在PAL的基礎(chǔ)上改進(jìn)于八十年代初推出的。采用輸出邏輯宏單元和EECOMS工藝結(jié)構(gòu)，因而具有可擦除、可重復(fù)編程、數(shù)據(jù)可長(zhǎng)期保存和可重新組合等優(yōu)點(diǎn)。GAL比PAL使用更加靈活，在八十年代得到廣泛使用。1.2可編程器件的演進(jìn)PAL和GAL都屬于低密度PLD,其結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)靈活，但規(guī)模小，難以完成復(fù)雜的邏輯功能。把這一類(lèi)PLD稱(chēng)為簡(jiǎn)單的PLD,即SPLD。八十年代中期，出現(xiàn)規(guī)模更大，集成度更高，可以完成非常復(fù)雜功能的PLD,把這類(lèi)PLD稱(chēng)為復(fù)雜可編程邏輯器件CPLD(ComplexPLD)。1.2可編程器件的演進(jìn)

1985年，Xilinx公司首推現(xiàn)場(chǎng)可編程邏輯器件FPGA(FieldProgammableGateArray)，它是一種新型的高密度PLD,采用CMOS-SRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程邏輯塊組成，邏輯塊之間靈活地互相連接，具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等優(yōu)點(diǎn)。FPGA出現(xiàn)后受到電子設(shè)計(jì)工程師地普遍歡迎，并得到迅速地發(fā)展。1.2可編程器件的演進(jìn)可編程邏輯器件(PLD)可編程邏輯陣列(PLA)可編程陣列邏輯(PAL)

通用陣列邏輯GALFPGA和CPLD1.2可編程器件的演進(jìn)集成度高，可以替代多至幾千塊通用IC芯片。極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開(kāi)發(fā)工具。提供語(yǔ)言、圖形等設(shè)計(jì)方法，十分靈活通過(guò)仿真工具來(lái)驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)。靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開(kāi)發(fā)時(shí)間。保密性好。1.3可編程邏輯器件的基本概念熔絲鏈技術(shù)：通過(guò)熔絲連接的電路通過(guò)熔斷后連接的電路1.3可編程邏輯器件的基本概念反熔絲鏈技術(shù)：施加電壓前斷開(kāi)，施加電壓后為導(dǎo)體。1.3可編程邏輯器件的基本概念

熔絲和反熔絲都是一次性編程技術(shù)，熔絲元件要保留較大的保護(hù)空間，芯片面積較大。而反熔絲通過(guò)擊穿介質(zhì)達(dá)到連通目的，因此占硅片面積小，提高芯片的集成密度很有利。反熔絲的FPGA主要優(yōu)點(diǎn)：速度快、功耗低、非易失、抗輻射好和保密性好。反熔絲元件結(jié)構(gòu)原理圖1.3可編程邏輯器件的基本概念可編程只讀存儲(chǔ)器PROM：

一次性PROM是由熔絲三極管構(gòu)成的。用戶(hù)對(duì)PROM編程是逐字逐位進(jìn)行，根據(jù)寫(xiě)入的信息，按字線(xiàn)和位線(xiàn)選擇某個(gè)存儲(chǔ)單元，將其熔絲熔斷或保留。1.3可編程邏輯器件的基本概念

在熔絲型可編程只讀存儲(chǔ)器中，存儲(chǔ)矩陣的每個(gè)存儲(chǔ)單元都有一個(gè)晶體三極管。該三極管的基極和字線(xiàn)相連，集電極通過(guò)一段鎳鉻熔絲和位線(xiàn)相連。在正常工作電流下，熔絲不會(huì)燒斷，這樣每個(gè)存儲(chǔ)單元都有一個(gè)PN結(jié)，表示該單元存有信息“0”。但是，如果在某個(gè)存儲(chǔ)單元的字線(xiàn)和位線(xiàn)之間通過(guò)幾倍的工作電流，該單元的熔絲立刻會(huì)被燒斷。這時(shí)字線(xiàn)、位線(xiàn)斷開(kāi)，該單元被改寫(xiě)為“1”。

PROM的存儲(chǔ)單元一旦由“0”改寫(xiě)為“1”或由“1”改寫(xiě)為“0”，就變成固定結(jié)構(gòu)，因此只能進(jìn)行一次編程。所以可編程只讀存儲(chǔ)器（PROM）也稱(chēng)為一次可編程只讀存儲(chǔ)器。1.3可編程邏輯器件的基本概念可擦除的可編程只讀存儲(chǔ)器EPROM：

Intel公司在1971年首次開(kāi)發(fā)出EPROM(ErasablePROM)。

最早研究成功并投入使用的EPROM是用紫外線(xiàn)照射進(jìn)行擦除的，并被稱(chēng)之為EPROM。因此，現(xiàn)在一提到EPROM就是指的這種用紫外線(xiàn)擦除的可編程ROM（Ultra-VioletErasableProgrammableRead-OnlyMemory，簡(jiǎn)稱(chēng)UVEPROM）。1.3可編程邏輯器件的基本概念1.3可編程邏輯器件的基本概念

EPROM的核心技術(shù)是使用了一種浮柵雪崩注入MOS管，即FAMOS。其結(jié)構(gòu)為：1.3可編程邏輯器件的基本概念

FAMOS管有兩個(gè)重疊的柵極：一個(gè)在上面，稱(chēng)為控制柵，其作用與普通MOS管的柵極相似；另一個(gè)埋在二氧化硅絕緣層內(nèi)，稱(chēng)為浮置柵。如果浮置柵上沒(méi)有電荷，疊柵MOS管的工作原理就與普通MOS管相似。

1.3可編程邏輯器件的基本概念

浮置柵上的電荷是靠漏源及柵源之間同時(shí)加一較大電壓（例如＋20～＋25V編程電壓，正常工作電壓只有5V）而產(chǎn)生的。當(dāng)源極接地時(shí)，漏極的大電壓使漏源之間形成溝道。溝道內(nèi)的電子在漏源間強(qiáng)電場(chǎng)的作用下獲得足夠的能量。同時(shí)借助于控制柵正電壓的吸引，一部分電子穿過(guò)二氧化硅薄層進(jìn)入浮置柵。當(dāng)高壓電源（例如＋20～＋25V編程電壓）去掉后，由于浮置柵被絕緣層包圍，它所獲得的電子很難泄漏，因此可以長(zhǎng)期保存。1.3可編程邏輯器件的基本概念

當(dāng)浮置柵帶上電子后，如果要想擦去浮置柵上的電子，可采用強(qiáng)紫外線(xiàn)或x射線(xiàn)對(duì)疊柵進(jìn)行照射，當(dāng)浮置柵上的電子獲得足夠的能量后，就會(huì)穿過(guò)絕緣層返回到襯底中去。1.3可編程邏輯器件的基本概念電可擦除的可編程只讀存儲(chǔ)器EEPROM：

EEPROM（也有寫(xiě)成E2PROM）是一種可以用電信號(hào)擦除和改寫(xiě)的可編程ROM。EEPROM的擦除和改寫(xiě)電流很小，在普通工作電源條件下即可進(jìn)行，擦除時(shí)不需要將器件從系統(tǒng)上拆卸下來(lái)。EEPROM不僅可以整體擦除存儲(chǔ)單元內(nèi)容，還可進(jìn)行逐字擦除和逐字改寫(xiě)。1.3可編程邏輯器件的基本概念

EEPROM的編程元件稱(chēng)為浮柵隧道氧化層MOS管(Flotox管)。即在浮柵上增加一個(gè)隧道二極管。Flotox管的結(jié)構(gòu)和符號(hào)EEPROM的存儲(chǔ)單元1.3可編程邏輯器件的基本概念

Flotox管結(jié)構(gòu)類(lèi)似于FAMOS管，但其在懸浮柵下覆蓋于漏區(qū)之上的氧化層非常薄，低于100(1=10-10

m=0.1nm)，而FAMOS器件懸浮柵下的氧化層厚約200。正是如此，使電荷由所謂的“隧道效應(yīng)”(FowlerNordheimTunneling)積累并存儲(chǔ)到懸浮柵上。當(dāng)施加一個(gè)編程電壓于控制柵，并保持漏極電位接地，則一個(gè)通過(guò)薄氧化層的低能電子隧道電流對(duì)懸浮柵充電。這個(gè)過(guò)程也可以反過(guò)來(lái)，使控制柵接地，對(duì)漏極施加高電壓，則形成懸浮電荷放電。這種晶體管被稱(chēng)作FLOTOX，即懸浮柵隧道晶體管(FloatingGateTunnelOxideTransistor)。

1.3可編程邏輯器件的基本概念快閃(Flash)技術(shù)：Flash型的開(kāi)關(guān)。和E2PROM元胞一樣，F(xiàn)lash元胞也可由兩個(gè)MOS晶體管(控制晶體管和電荷存儲(chǔ)晶體管)組成。該電荷存儲(chǔ)晶體管是一個(gè)FAMOS晶體管，其編程的實(shí)現(xiàn)也由熱電子注入來(lái)形成。然而，其懸浮柵和一個(gè)放電MOS管共享，以通過(guò)隧道釋放懸浮柵電荷。

Flash的速度更快，效率更高?？梢栽趲讉€(gè)毫秒擦除全部或一段存儲(chǔ)信息，而不像EEPROM一次擦除一個(gè)字節(jié)。

1.3可編程邏輯器件的基本概念靜態(tài)RAM技術(shù)：

靜態(tài)RAM主要特點(diǎn)是一旦每個(gè)值存儲(chǔ)在SRAM單元中，則值保持不變，直到對(duì)此單元操作或系統(tǒng)掉電。1.4可編程器件的結(jié)構(gòu)

SPLD電路的構(gòu)成原理和表示方法

構(gòu)成原理：SPLD是20世紀(jì)80年代出現(xiàn)的小規(guī)?？删幊踢壿嬈骷捎谑艿郊呻娐分圃焖降南拗?，它的規(guī)模還比較小，結(jié)構(gòu)比較簡(jiǎn)單，功能也有限。根據(jù)數(shù)字電路設(shè)計(jì)理論，任何組合函數(shù)都可以表示為積之和、和之積的表達(dá)式，SPLD就是根據(jù)這一原理實(shí)現(xiàn)的，其原理如圖所示。它的內(nèi)部是由輸入與門(mén)陣列和輸出或門(mén)陣列組成的。1.4可編程器件的結(jié)構(gòu)

1.4可編程器件的結(jié)構(gòu)PLD電路的表示方法輸入、輸出緩沖器采用互補(bǔ)輸出結(jié)構(gòu)。表示固定連接；表示編程連接；無(wú)記號(hào)表示不連接。1.4可編程器件的結(jié)構(gòu)

與陣列是PLD中的基本邏輯陣列，它們由若干個(gè)與門(mén)組成，每個(gè)與門(mén)都是多輸入、單輸出形式。

或陣列也是PLD中的基本邏輯陣列，它們由若干個(gè)或門(mén)組成，每個(gè)或門(mén)都是多輸入、單輸出形式。1.4可編程器件的結(jié)構(gòu)

PLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量?jī)蓚€(gè)互補(bǔ)的信號(hào)。

即：B＝A，C＝1.4可編程器件的結(jié)構(gòu)例：一個(gè)PLD異或門(mén)電路如下圖所示。圖中1.4可編程器件的結(jié)構(gòu)PROM:

由固定的與陣列和可編程的或陣列組成。

人們?cè)谘芯繑?shù)字存儲(chǔ)理論和結(jié)構(gòu)的同時(shí)，發(fā)現(xiàn)了簡(jiǎn)單的數(shù)據(jù)存儲(chǔ)和讀出原理，其本質(zhì)就是實(shí)現(xiàn)一定的組合邏輯功能:把地址作為輸入，每個(gè)存儲(chǔ)單元的值作為輸出，不同的輸入地址對(duì)應(yīng)不同的輸出數(shù)據(jù)。實(shí)際上這也表征著一個(gè)對(duì)應(yīng)的組合邏輯函數(shù)關(guān)系。1.4可編程器件的結(jié)構(gòu)下圖所示是ROM的基本結(jié)構(gòu)。A是與陣列的n個(gè)輸入變量，經(jīng)不可編程的與陣列產(chǎn)生輸入變量的個(gè)最小項(xiàng)（乘積項(xiàng)）W?？删幊痰幕蜿嚵锌砂淳幊痰慕Y(jié)果產(chǎn)生m個(gè)輸出函數(shù)F。1.4可編程器件的結(jié)構(gòu)

對(duì)于如下圖所示的4×3ROM，只要對(duì)或陣列進(jìn)行適當(dāng)?shù)木幊?，就可以?shí)現(xiàn)某一個(gè)兩輸入三輸出邏輯函數(shù)。編程前編程后存儲(chǔ)單元1.4可編程器件的結(jié)構(gòu)可編程邏輯陣列PLA:

正是基于對(duì)于存儲(chǔ)器結(jié)構(gòu)原理的認(rèn)識(shí)，人們開(kāi)始努力進(jìn)行基本的可編程器件的設(shè)計(jì)研究，因而有可編程邏輯陣列（PLA）構(gòu)想的出現(xiàn)，其基本結(jié)構(gòu)如圖所示，其特點(diǎn)是輸入與陣列和輸出或陣列均可編程。

1.4可編程器件的結(jié)構(gòu)典型的PLA陣列1.4可編程器件的結(jié)構(gòu)對(duì)于PLA器件，由于與陣列不再采用全譯碼的形式，從而減小了陣列規(guī)模。在實(shí)現(xiàn)函數(shù)時(shí)，只運(yùn)用簡(jiǎn)化后的與或式來(lái)實(shí)現(xiàn)所需的組合函數(shù)。值得說(shuō)明的是，由于PLA器件的與、或陣列都可以進(jìn)行編程，賦予了它很大的靈活性；然而其實(shí)際的結(jié)構(gòu)是簡(jiǎn)單的，應(yīng)用中器件的引腳也是有限的，無(wú)法滿(mǎn)足大規(guī)模邏輯高度靈活的編程的需求，因而無(wú)法體現(xiàn)該結(jié)構(gòu)的與或都可編程的優(yōu)越性。所以，實(shí)際中PLA器件并沒(méi)有形成產(chǎn)品。1.4可編程器件的結(jié)構(gòu)可編程陣列邏輯PAL：

可編程陣列邏輯（PAL）是在PLA之后出現(xiàn)的一種實(shí)用的PLD產(chǎn)品，在20世紀(jì)80年代曾有較大程度的應(yīng)用推廣。它的主要特點(diǎn)是與陣列可編

程，而或陣列固定不變。其典型的結(jié)構(gòu)如圖所示。

PAL器件基本結(jié)構(gòu)原理1.4可編程器件的結(jié)構(gòu)

圖所示是一個(gè)4輸入、16與項(xiàng)、4輸出的陣列結(jié)構(gòu)的PAL器件。由于各個(gè)廠(chǎng)家生產(chǎn)的PAL器件結(jié)構(gòu)不盡相同，用戶(hù)可以根據(jù)待實(shí)現(xiàn)的函數(shù)的與項(xiàng)、或項(xiàng)的個(gè)數(shù)以及輸出要求，選擇不同的PAL芯片。這種器件的弱點(diǎn)在于，可編程陣列開(kāi)關(guān)為一次性PROM編程，且可編程的邏輯結(jié)構(gòu)簡(jiǎn)單，無(wú)法實(shí)現(xiàn)或輸出陣列的可編程或者邏輯的時(shí)序特性。1.4可編程器件的結(jié)構(gòu)通用陣列邏輯GAL：針對(duì)PAL器件只能實(shí)現(xiàn)組合邏輯功能，而無(wú)法實(shí)現(xiàn)輸出特性可編程的弱點(diǎn)，美國(guó)晶格半導(dǎo)體公司發(fā)明了通用陣列邏輯（GAL）器件，該器件在基本結(jié)構(gòu)上沿襲了PAL的與/或結(jié)構(gòu)，但編程結(jié)構(gòu)采用了EPROM和E2PROM開(kāi)關(guān)，可實(shí)現(xiàn)多次重復(fù)編程。與PAL相比，GAL的輸出部分配置了輸出邏輯宏單元，不僅可以使輸出信號(hào)反饋回輸入端，還可以對(duì)輸出端進(jìn)行一定的邏輯定義和編程，使其比PAL芯片更為靈活。時(shí)鐘信號(hào)輸入輸入口邏輯宏單元輸入/輸出口固定或陣列可編程與陣列三態(tài)控制1.4可編程器件的結(jié)構(gòu)從圖中可見(jiàn)，其陣列結(jié)構(gòu)分為輸入可編程與陣列和輸出可編程邏輯宏單元陣列。輸出宏單元陣列可由設(shè)計(jì)者組態(tài)為五種結(jié)構(gòu)：專(zhuān)用組合輸出、專(zhuān)用輸入、組合I/O、寄存器時(shí)序輸出和寄存器I/O。所以GAL既可實(shí)現(xiàn)組合邏輯，又可實(shí)現(xiàn)時(shí)序邏輯，器件的邏輯可編程特性大大提高。

1.4可編程器件的結(jié)構(gòu)GAL和PAL最大的差別在于GAL有一種靈活的、可編程的輸出結(jié)構(gòu)，它只有兩種基本型號(hào)，并可以代替數(shù)十種PAL器件，因而稱(chēng)為通用可編程邏輯器件。GAL的可編程輸出結(jié)構(gòu)稱(chēng)為輸出邏輯宏單元OLMC(OutputLogicMacroCell)。下圖是GAL22V10的OLMC的內(nèi)部結(jié)構(gòu)。包含或陣列中的一個(gè)或門(mén)、一個(gè)異或門(mén)、一個(gè)D觸發(fā)器和4個(gè)多路選擇器。或門(mén)控制選擇輸出使能選擇輸出選擇反饋信號(hào)選擇控制輸出信號(hào)的極性1.4可編程器件的結(jié)構(gòu)CPLD器件：隨著微電子技術(shù)和數(shù)字系統(tǒng)應(yīng)用需求的發(fā)展，小規(guī)模的PLD器件已不適合用戶(hù)的設(shè)計(jì)需求，于是，以CPLD和FPGA為代表的大規(guī)模PLD器件應(yīng)運(yùn)而生。美國(guó)Altera公司發(fā)明的EPLD/CPLD就是其中之一，其典型結(jié)構(gòu)原理如下圖所示。邏輯塊間的可編程連接和I/O單元與前述的GAL器件類(lèi)似，可實(shí)現(xiàn)多種配置方式：專(zhuān)用組合輸出、專(zhuān)用輸入、組合I/O、寄存器時(shí)序輸出和寄存器I/O等，用來(lái)實(shí)現(xiàn)電路的靈活的輸入輸出。1.4可編程器件的結(jié)構(gòu)CPLD的邏輯結(jié)構(gòu)1.4可編程器件的結(jié)構(gòu)

目前主要的半導(dǎo)體器件公司，如Xilinx、Altera、Lattice和AMD公司等，在各自生產(chǎn)的高密度PLD產(chǎn)品中，都有自己的特點(diǎn)，但總體結(jié)構(gòu)大致是相同的。大多數(shù)CPLD器件中至少包含了三種結(jié)構(gòu): ◆可編程邏輯宏單元：宏模塊的基本結(jié)構(gòu)與PLD類(lèi)似，通過(guò)與或陣列實(shí)現(xiàn)組合邏輯功能。 ◆可編程輸入/輸出單元：可編程輸入/輸出單元是用合適的電平把內(nèi)部的信號(hào)驅(qū)動(dòng)到CPLD的外部引腳。 ◆可編程內(nèi)部連線(xiàn)：在各邏輯宏單元之間以及邏輯宏單元和輸入/輸出單元之間提供互連網(wǎng)絡(luò)1.4可編程器件的結(jié)構(gòu)可編程互連陣列（PI或PIA）和可編程陣列類(lèi)似；全局布線(xiàn)連接器件中的任何信號(hào)和任何目的位置；采用EPROM、EEPROM或閃存技術(shù)進(jìn)行編程；I/O控制模塊由PI將其和邏輯分離；I/O專(zhuān)業(yè)邏輯提供控制及更多的功能；三態(tài)緩沖控制實(shí)現(xiàn)任意I/O引腳的輸入、輸出和雙向功能；1.4可編程器件的結(jié)構(gòu)CPLD的內(nèi)部一般由數(shù)個(gè)到數(shù)十個(gè)可編程邏輯塊(LAB)陣列組成，LAB的邏輯資源相對(duì)較大，一般包含十多個(gè)至數(shù)十個(gè)觸發(fā)器和可實(shí)現(xiàn)數(shù)位到數(shù)十位的寬位譯碼組合邏輯資源。相對(duì)而言，內(nèi)部連線(xiàn)資源較少，主要由集中分布的可編程內(nèi)聯(lián)線(xiàn)的布線(xiàn)池構(gòu)成器件的內(nèi)連線(xiàn)資源。1.4可編程器件的結(jié)構(gòu)由于單元邏輯資源大，布線(xiàn)相對(duì)集中，因而靈活性較低，所以CPLD器件在應(yīng)用設(shè)計(jì)中很難使器件的資源利用率提高，一般都小于80％。但是，由于該器件的內(nèi)部連線(xiàn)資源比較固定，因此其連線(xiàn)延時(shí)是可以預(yù)測(cè)的，從而為電路設(shè)計(jì)的時(shí)延控制帶來(lái)了方便；同時(shí)，該器件的所有I/O腳均可根據(jù)需要實(shí)現(xiàn)輸入還是輸出的定義。1.4可編程器件的結(jié)構(gòu)從CPLD到FPGALABLABLABLABPIA低密度LABLABLABLABPIALABLABLABLABLABLABLABLAB高密度LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABCPLDFPGA1.4可編程器件的結(jié)構(gòu)FPGA器件

1985年，美國(guó)Xilinx公司發(fā)明了現(xiàn)場(chǎng)可編程陣列器件——FPGA，從而開(kāi)創(chuàng)了大規(guī)模數(shù)字邏輯系統(tǒng)可以現(xiàn)場(chǎng)集成、現(xiàn)場(chǎng)實(shí)現(xiàn)的新紀(jì)元。Xilinx公司的FPGA采用SRAM編程，主要由可配置邏輯塊(CLB，ConfigurableLogicBlock)、可編程輸入輸出模塊(IOB)和可編程連線(xiàn)(PI，ProgrammableInterconnect)組成，如下圖所示。FPGA結(jié)構(gòu)原理可編程邏輯塊可編程互連資源可編程輸入／輸出模塊1.4可編程器