數(shù)字集成電路設(shè)計(jì)試驗(yàn)報(bào)告

哈爾濱理工大學(xué)數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)院：應(yīng)用科學(xué)學(xué)院專業(yè)班級(jí)：電科12-1班學(xué)號(hào)： 2015年5月20日實(shí)驗(yàn)一、反相器版圖設(shè)計(jì)1.實(shí)驗(yàn)?zāi)康?）、熟悉mos晶體管版圖結(jié)構(gòu)及繪制步驟；2）、熟悉反相器版圖結(jié)構(gòu)及版圖仿真；2.實(shí)驗(yàn)內(nèi)容1）繪制PMOS布局圖；2）繪制NMOS布局圖；3）繪制反相器布局圖并仿真；3.實(shí)驗(yàn)步驟1、繪制PMOS布局圖：（1）繪制NWell圖層；（2）繪制Active圖層；（3）繪制PSelect圖層;（4）繪制Poly圖層；（5）繪制ActiveContact圖層；（6）繪制Metall圖層;（7）設(shè)計(jì)規(guī)則檢查；（8）檢查錯(cuò)誤；（9）修改錯(cuò)誤；（10）截面觀察；2、繪制NM0S布局圖：（1）新增NM0S組件；（2）編輯NM0S組件；（3）設(shè)計(jì)導(dǎo)覽;3、繪制反相器布局圖：（1）取代設(shè)定；（2）編輯組件；（3）坐標(biāo)設(shè)定；（4）復(fù)制組件；（5）引用nmos組件；（6）引用pmos組件；（7）設(shè)計(jì)規(guī)則檢查；（8）新增PMOS基板節(jié)點(diǎn)組件；（9）編輯PMOS基板節(jié)點(diǎn)組件；（10）新增NMOS基板接觸點(diǎn)；（11）編輯NMOS基板節(jié)點(diǎn)組件；（12）引用Basecontactp組件；（13）引用Basecontactn組件；（14）連接閘極Poly；（15）連接汲極；（16）繪制電源線；（17）標(biāo)出Vdd與GND節(jié)點(diǎn)；（18）連接電源與接觸點(diǎn)；（19）加入輸入端口；（20）加入輸出端口；（21）更改組件名稱；（22）將布局圖轉(zhuǎn)化成T-Spice文件；（23）T-Spice模擬；4.實(shí)驗(yàn)結(jié)果4.1nmos版圖4.2pmos版圖4.34.3反相器的版圖4.4反相器的spice文件Ifcirrv<PadComirenT.?rMODENAHEJILI13I31 - A|41r15.5iT 2 - OUT ⑶-5-5㈤? 9 - Vdd (23r37?5it 用一講5值3『-3|u■inDj.ude 1tamierST5pice7a\madeLs\.nri"-EU'XITAVddVddPXCBL-ZUK-5ULtELIDFXIUGATESOTJHCZBVLKi：51Z7.55332.S：oEl丁JLGLDGUDHHCHL-2Utf-SnhHZDRUMGJ17TSOUPCEHULKI：51.5,511□)wddl/ddam5一口VBJLGNDPULSE|D.□E-口□10nIQnlOOnZDOEi).匚匚已口，口。1力4口口All￡X^Qd"Ll'lC-pfinc.匚t日案v|i|■v《EJT|丁口匚白1TJod±a：+丁口匚，1ElaifAni.3^2+Taca1TJwillaratdhorradIlahvaarsmeirrIccg-kis匚匕口SPICEf11ke□EKcrsci.Elsj)3e(lTlirei0aeaanila.EM口4.5反相器的仿真曲線

5.實(shí)驗(yàn)結(jié)論通過對(duì)仿真曲線的分析，當(dāng)輸入為高電平時(shí)，輸出為低電平；當(dāng)輸入為低電平時(shí)，輸出為高電平。所以通過版圖仿真曲線的分析，我們所繪制的版圖具有反相器的功能。實(shí)驗(yàn)二、反相器的電路設(shè)計(jì)實(shí)驗(yàn)?zāi)康模?、熟悉靜態(tài)互補(bǔ)反相器電路；2、掌握反相器靜態(tài)及瞬態(tài)測(cè)試方法；3、了解晶體管尺寸大小對(duì)反相器性能的影響。實(shí)驗(yàn)內(nèi)容：1、繪制反相器電路圖；2、反相器瞬時(shí)分析；3、反相器直流分析；4、觀察晶體管寬長(zhǎng)比對(duì)丫^曲線的影響；5、觀察電源電壓比對(duì)丫^曲線的影響。實(shí)驗(yàn)步驟：1、繪制反相器電路圖：編輯模塊；（2）從組件庫引用模塊；（3）編輯反相器；（4）加入聯(lián)機(jī)；（5）加入輸入端口與輸出端口；（6）建立反相器符號(hào)；（7）加入輸入端口與輸出端口；（8）更改模塊名稱；（9）輸出成SPICE文件；2、反相器瞬時(shí)分析：（l）復(fù)制inv模塊；（2）打開inv模塊；（3）加入工作電源；（4）加入輸入信號(hào)；（5）更改模塊名稱；（6）輸出成SPICE文件（7）加載包含文件；（8）分析設(shè)定（9）輸出設(shè)定；（10）進(jìn)行模擬；（11）觀看結(jié)果；（12）分析結(jié)果；（13）時(shí)間分析；（14）進(jìn)行模擬；（15）觀看時(shí)間分析結(jié)果；（16）測(cè)試上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計(jì)算反相器的門延遲tp。（17）選中反相器當(dāng)中的nmos或者pmos晶體管，選擇EditEditObject命令，按（18）中的要求修改Properties中晶體管的寬度W，保存后重新進(jìn)行反相器的瞬態(tài)分析，并測(cè)量輸出的下降延遲（tf）、上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并計(jì)算反相器的門延遲tp。觀察晶體管大小改變后對(duì)延遲的影響。另：晶體管的寬度W也可以在inv_tran.sp文件中直接改變M1或者M(jìn)2描述語句中W后的數(shù)值。（18）晶體管寬度W修改要求：示例中nmos晶體管M1和pmos晶體管M2大小相同，長(zhǎng)L=2,寬W=22。修改時(shí)要求（I）修改pmos晶體管M2的寬度，nmos

晶體管Ml大小保持不變，使得M1〈M2；（II）修改nmos晶體管Ml的寬度,pmos晶體管M2大小保持不變，使得Ml>M2O3、反相器直流分析：（1）復(fù)制inv模塊；（2）打開inv模塊；（3）加入工作電源；（4）加入輸入信號(hào)（5）更改模塊名稱；（6）編輯Sourcevde對(duì)象；（7）輸出成SPICE文件；（8）加載包含文件；（9）分析設(shè)定；（10）輸出設(shè)定；（H）進(jìn)行模擬；（12）觀看結(jié)果；4、觀察晶體管寬長(zhǎng)比對(duì)VTC曲線的影響：選中反相器當(dāng)中的nmos或者pmos晶體管，選擇Edit EditObject命令,按要求修改Properties中晶體管的寬度W,保存后重新進(jìn)行反相器的掃描分析，觀察晶體管大小改變后對(duì)VTC曲線的影響。另：晶體管的寬度W也可以在imetran.sp文件中直接改變Ml或者M(jìn)2描述語句中W后的數(shù)值。晶體管寬度W修改要求：示例中nmos晶體管Ml和pmos晶體管M2大小相同，長(zhǎng)L=2,寬上22。修改時(shí)要求（I）修改pmos晶體管M2的寬度，nmos晶體管Ml大小保持不變，使得M1〈M2；（II）修改nmos晶體管Ml的寬度，pmos晶體管M2大小保持不變，使得MDM2。5、觀察電源電壓比對(duì)VTC曲線的影響：修改電源電壓vvdd的電壓值，查看電源電壓改變對(duì)VTC曲線的影響。4.實(shí)驗(yàn)結(jié)果4.1反相器的電路圖S i"eI"in**]fill i岫羋陽電也“」14.1反相器的電路圖S i"eI"in**]fill i岫羋陽電也“」1次晅曬川中卜IM*陶 2口-。fl--二1一、\一F-la-必一+-口電工一+K軸-■.tfB門聞惻目向赳叫川平1觴叱、IZWI./同dja?仁?+!-目4.2加入輸入電壓信號(hào)及反相器的spicce文件口一nl0回QlaLx\*卻HEhttUtt H什考-EdiXVLa3.2T,Q3?BriET-encnHay&2015 14>;口一nl0回QlaLx\*卻HEhttUtt H什考-EdiXVLa3.2T,Q3?BriET-encnHay&2015 14>;IDi￡3.3IIuz*DnC固"1的*8的1aML#同學(xué)j￡5皿H.tEar^/gpin4門口n:satbcici-l^E幽壯力Mupto&ln^mniwiKSu.pcabe■kp工,esdbHlit-"I!、9'l±iidl31ilyai^ii.s-db",+pr啦七上口修口前】一丹'1何_匕.「日門-'■l^aLLnciEcuxt;iDv_tr?n.Mxeg?JM《皿@QjudMACSi?！錾蟯A￡￡w*口$卻P加打&7營(yíng)口PB-gliiHZCWTIETVddVcWP1KBL-Zutf-ZiB PI-ZluA5>MpFS-31TI5Vdd5d￡.0v<THGDdpuUe(0.05.D0lOu10DIDOn*Emdo￡nvintlrgu.it;lnv_C-C4n&ptIn匚crun.v|0HTit(IN)mJm-itiun4.3反相器的仿真曲線分析：通過上圖的仿真曲線，我們可以看到，當(dāng)輸入為高電平時(shí)，其輸出為低電平，當(dāng)輸入為低電平的時(shí)候，其輸出為高電平，顯然滿足我們所要求的反相器功能。4反相器的瞬時(shí)分析4.1spice文件中加入時(shí)間分析語句以及其仿真曲線.LCAd/ispLn金.afCjttt；- 詆‘阿恒壯1面出印畫曲」眄酌tenLcai.dac9tfCOfrfi:fll￡1JE*Tr'n3tW±LIE5i174Iii5tlLJSlJIEX2凸3產(chǎn)+foiIkt-njnolyLr-1iirrjt；rai*THsincirpj]!：-;bwjmnHLOITINfidGrd1K3L-Zu FCf-J^d15-SSjP3-21u加OTTIHWV■倒FttSMu加黑u制」箱印口 圜別u門垂M而1S.DmnrGodpjJrID.DX。Q10d]QnIQDn!0Dnl1EidnfkfiLicIitcuLe:ijnjEiLti:ranr|QCT|v|DI|.MfiUiEC-iraiHbJJugccigu|On)wJ=1.5tsU=2chib7|0D1:|vul=D.JfaLL=lam,i3m>:ujcvlWH"!點(diǎn)riwBtsrpr|C?UT|vil-ti]cjw-3teu1F￡I仃坷U|IM|nL：￡.￡上口UWmtgujflTI)flg^=j|rasrrc-inntFHImj7|UI1ttiL*?i5tialHhbcjvicnri"!mJ"?5.Wl"24.4.2out文件分析

分析：下降時(shí)間falltime為1.7102e-009；上升時(shí)間risetime為1.6705e-009；TPHL=1.2326e-009； TPLH=-4.5352e-010；TP二(TPHL+TPLH)=7.7927e-104.4.3修改pmos晶體管M2(w=45u),nmos晶體管Ml大小保持不變，使得M1〈M2；1)spice文件和out文件分析.[t'-sti/apu?LlMd=[>3￡rHauelDRi取電Lrq亡崩axijirc-ta-.,. .：：-f..■..：：■'?.. ：..：.....：.....1...■：：：...：■r+pi代iJULdlndlaiBhLTuilBailinifilemsdir1KaLnELmuK:iftr0atiM0JTIM4nd加1面值A(chǔ)如T?2舐UHW虹4羯門口降Muel-mnr牙制l-jiimslid嗚印ju-eiuie嗚加ps-:su嗯軌Id為d5.0r鴻IM TUJ5±i：O.D5.DDLD11mmH2DQd|tEndqEsain.Ttmitz&i7i?3JTi7|1M|.nvuicntcsrithlLts-HtELqk|QTT|yhJ-4i.E￡kLl-2targy^TT|wl-Q.5f^LJ-2sBMan:》tiBdinsecLBeengv|Q1T|-il'D-SeuetZt-irgTtDITI骨卜歸5rast-Z.修的三廚uhdtSl￡irlgv|：Dl| Ca1J=2uug7|001)ubL=2.￡11?=±sBMan:》tiBiac?HLTrigv|Ell|tb3-2.5clm-2tirj 工i5EhILTHeasu￡±i^EiJ：in-lx3..皿,，由:ilxEaHeasu￡±i^EiJ：in-lx3..皿,，由:ilxEa= i.百ax-口口9eintlm* 1.H4i￡n-00^t-FLH：- 恥TKJt-KHL- aaisic-nin歌匚耶DC。沁士U113pvlucTEfire-ififiXXfiOJ5'3：L3D□03CWDC13O.onO.OD“3必1口皿JEi^uTidSTbtalQ.Q11.8146e-009；TPHL=4.5976e-010； TPLH=2.4134e-010；TP=(TPHL+TPLH)=3.5055e-104.4.4修改nmos晶體管M1(W=45u)，pmos晶體管M2大小保持不變，使得M1>M2。1)pice文件和out文件分析Status.[Efiii/ujLnWDhFK!：liDd"hdf*ffflije-faEij四口1七力已口Status.[Efiii/ujLnWDhFK!：liDd"hdf*ffflije-faEij四口1七力已口TidmeJXZriK!.cgciomprofcetiiciHi￡**Di'irhidianjhiiabiysi2liuy/_craxidfii4pECb?dnCl]JI=n)!'|a jiaiiah1paH'l,￡ljL 'iam2.SdDB，Ir(*ittilLrw_trEritp Ootpitlirw_trimtTFftgresiSiifiO,4Li.ES.cnagiLeltdTsi三]MOJJZtiLQDKT-?Lhl 4 AxIl“ 窯 JoiipwJu.1.Ts-Iil 4 Paai3￥+ Q CaHlrcJl-J+prnfcs^￡cip?w>^Lt*,rLii￥_tiM"8BiinGlci7Hl>siijr/_isnamHiC<TTIKGridGN而笫L-Eu中氣口?i-5￡p即-2如片嗚加匕穌如ffi!OCTHfVddy出JK?L-2u『部口A￡i-66pPD4aiM而理■名如-3VddCud5Bav4IN>SidpuJaai^.O5-Q口IClnlOnlOOiu200n|333olxaucircuc:noYjr皿.fcihtTfAfi^(00T|v(ia|TKI55IICC匕mnfnlliijnetrigvCCtrrivbJ^.3皿IFesurgr(rfrr|VBl-fl.5fall-3cranEiseLtnecclgt(0DT|vb1"0.ScJ3f2匚acgTfOOTIvnlT.弓rlauTrw5fiitetcantFLJltelav(IH|vbI-2.5fsLl-StarpTtWTTIvsd-Z.3rije-Zcran匚FHL匚口噂Vi：m|Ufil-2.SriJC-2tbeqT(C<n|xrfiJ.?2.5:fii]L-211E匕航1工自|士白LEHmlU3l1jbA￡vtfllitiJne：- 14百現(xiàn)TM9eKibE*= i.3D￡dA-jjOOcPLtt-lu8t9Se-OD9t-PHL--iE1460&-003pprslng0.DOME0IK15SiaEUpa.bO25T3DtDpec&cx&Q-poiacO.DD7tMwiEn.tArnsJaim0.D1EGQIKiflTotal0.niME0IK15分析：下降時(shí)間falltime為1.3795e-009;上升時(shí)間risetime為1.3060e-009;TPHL=1.8695e-010;TPLH=-1.1460e-010;6iiTTjt工inTP=(TPHL+TPLH)=3.6175e-10總結(jié)：通過對(duì)比上面對(duì)nmos和pmos的寬度修改的對(duì)比，我們顯然發(fā)現(xiàn)其門延遲TP明顯的減小，即增大其某一晶體的寬度，能夠減小電路的門延遲4.5反相器的直流分析反相器的電路圖和spice文件P加B4Le.c-lrc-iLrIt/ICElSITIHGkLHriL-￡lB4Le.c-lrc-iLrIt/ICElSITIHGkLHriL-￡lfNU-HjF*-2tj山Pi?，iCC4THi'如FddJVXL*2iU-5>51Fl-ZtJF3>Ztxw：HL3?7j1ii|D.DE-DDRnIbiUg曰iUjU3.0WKTfciCMB.DfEoda￡10?-1caxnat:ibtb_CC■匹LK4fc￥|OTD"PlLttM41曲丫}!：由名4E18I就口得F "EtiyE3=Kr±Ai|scd)e.圖1L1SL5#山11曰13￡"七^。,4pr-al■rdil^Li"eD:'iik^trhuLafuiih.iTX5xiEE?pwtbstogwlial^'LF-DC1BCLM』LUJttH用LM邛看M?Ui^jecg-viiIm.0n.瓜

仿真曲線:4.5.1修改nmos晶體管Ml(W=100u),pmos晶體管M2大小保持不變，使得M1>M24.5.2修改pmos晶體管M2(w=100u),nmos晶體管Ml大小保持不變，使得M1〈M2；分析：通過對(duì)比上面三個(gè)丫花曲線，我們發(fā)現(xiàn)通過改變mos晶體管的寬度，可以改變VTC曲線的形狀，我們發(fā)現(xiàn)增大Nmos的寬度，VTC曲線的線性區(qū)域左移，增大pmos的寬度，VTC曲線的線性區(qū)域右移。所以可以通過設(shè)計(jì)mos晶體管的尺寸可以得到我們所要的VTC曲線，進(jìn)而設(shè)計(jì)我們的電路。4.5.3觀察電源電壓比對(duì)VTC曲線的影響：1)修改電源電壓vvdd=1v時(shí)：

2）修改電源電壓vvdd=10v分析：通過對(duì)比電源電壓的改變對(duì)丫花曲線的影響，我們發(fā)現(xiàn)，當(dāng)電源電壓vvdd較小時(shí)，其線性區(qū)域左移，相反，當(dāng)電源電壓vvdd較大時(shí)，其線性區(qū)域右移。所以，我們可以通過改變和設(shè)計(jì)電源電壓同樣可以得到我們所需要的VTC曲線，進(jìn)而設(shè)計(jì)我們所需要的電路。5.實(shí)驗(yàn)結(jié)論通過本次實(shí)驗(yàn)，我們可以分別對(duì)反相器做瞬時(shí)分析和直流分析，并繪制電路的丫正曲線，通過改變某一mos晶體管的寬度，我們發(fā)現(xiàn)其線性區(qū)域會(huì)發(fā)生變化，而且改變電源電壓的大小，同樣可以影響丫花曲線的形狀。實(shí)驗(yàn)三、靜態(tài)組合電路設(shè)計(jì).實(shí)驗(yàn)?zāi)康模?、熟悉靜態(tài)互補(bǔ)組合電路設(shè)計(jì)方法；2、掌握靜態(tài)組合電路測(cè)試方法；3、了解不同實(shí)現(xiàn)方式對(duì)靜態(tài)組合電路性能的影響。.實(shí)驗(yàn)內(nèi)容：1、自行選擇一個(gè)靜態(tài)邏輯表達(dá)式，例如b=AB；2、繪制靜態(tài)互補(bǔ)方式邏輯電路圖；3、采用有比邏輯實(shí)現(xiàn)邏輯電路；4、對(duì)靜態(tài)邏輯電路分別進(jìn)行瞬時(shí)分析；5、觀察不同實(shí)現(xiàn)方式對(duì)電路性能的影響；6、觀察電源電壓對(duì)電路性能的影響。.實(shí)驗(yàn)步驟1、繪制與非門電路圖2、與非門瞬時(shí)分析（1）加入測(cè)試上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計(jì)算與非門的門延遲tp。（2）在nand_tran.sp文件中直接改變晶體管描述語句中W后的數(shù)值，修改晶體管的寬度W，保存后重新進(jìn)行與非門的瞬態(tài)分析，并測(cè)量輸出的下降延遲（tf）、上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并計(jì)算與非門的門延遲tp。觀察晶體管大小改變后對(duì)延遲的影響。3、采用有比邏輯實(shí)現(xiàn)相同功能電路，并對(duì)其進(jìn)行瞬態(tài)分析。4、分析不同實(shí)現(xiàn)方式對(duì)電路性能的影響。5、修改電源電壓vvdd的電壓值，查看電源電壓改變對(duì)丫式曲線的影響。.實(shí)驗(yàn)結(jié)果與非門電路圖IBg-A”工”工修■■■,■.一■■.■(小『

SpiceSpice文件:gpi-ZEwiseti地E-iiiicminiETffrittenDn如?5rm15at13:35:46UavefEBpiabiiKicnnwr.da-pr口K■CflQlC)至MCteni3ix￡=rlM￡llLlll@IlL￥aD，Whl?iilHai4：l]L￡M，Xl?,>JaJGn4-prctejdiinJe-rit:'il3huJ]-ui3h]yja'jshiynn1舊11/曲葉+比南eMgctHLmn曠TMai-nciernnt!nandH]rHFl：MHHC5『如不需Uu=66p即胃鈕FS=ZAUKHlBGadDSN53SL-2u322uiD-66pPC-24aiS-fiipP3-24uMF BTUAW即HG寸口 SPKTIJW噬班 PMH1 IS'bfip 西,加B1F iTdlTillP式6L=2H 時(shí)己口AD二E微 虱物 15二而口 P3大tH■rfUddfind5/tia Giriw塊山口5iDo innioniocn 3Km￥5a GiripUl^iD.O5.D0 IDb加hZOCti,incliric^Ciz'i.tanne-riTSp3CE7fi-i1r?jdEjyi1nL2_]2S.?db,■皿型51UUDu?Gh^3=tdi-pcinttcuTi'Jb)t|B)t|T)3EndotwlJiclrtmt;?d與非門的仿真曲線:功能分析：通過仿真曲線的分析，當(dāng)輸入A、B同時(shí)為高電平時(shí)，輸出F為低電平；當(dāng)輸入A為低電平時(shí)，B為高電平時(shí)，輸出F為高電平；當(dāng)輸入A為高電平時(shí)，輸入B為低電平時(shí)，其輸出F為高電平。所以通過上面的功能分析，我們可以發(fā)現(xiàn)我們所設(shè)計(jì)的電路實(shí)現(xiàn)了與非門的功能。4.2與非門的瞬時(shí)分析1）在spice文件中加入時(shí)間分析語句及out文件的分析膽moi分析：下降時(shí)間falltime為1.8274e-009；上升時(shí)間risetime為2.1371e-009；TPHL=1.0552e-009； TPLH=-1.1383e-009；TP二(TPHL+TPLH)=1.09675e-0094.2.1修改nmos的寬度W=45u的out結(jié)果文件分析分析：下降時(shí)間falltime為1.5066e-009；上升時(shí)間risetime為2.0545e-009；TPHL=1.7249e-009； TPLH=-3.0750e-010；TP二(TPHL+TPLH)=1.0162e-0092.2修改pmos的寬度W=45u的結(jié)果文件分析分析：下降時(shí)間falltime為1.8214e-009；上升時(shí)間risetime為1.6748e-009；TPHL=2.5566e-0010； TPLH=1.8202e-009；TP=(TPHL+TPLH)=1.0379e-009總結(jié)：通過對(duì)比上面對(duì)nmos和pmos的寬度修改的對(duì)比，我們顯然發(fā)現(xiàn)其門延遲TP明顯的減小，即增大其某一晶體的寬度，能夠減小電路的門延遲。有比邏輯功能電路的實(shí)現(xiàn)及瞬時(shí)分析有比邏輯電路圖

4.3.2有比邏輯的仿真曲線Out結(jié)果文件分析：下降時(shí)間falltime為3.6586e-009；上升時(shí)間risetime為3.9548e-009；TPHL=4.8694e-008； TPLH=1.9757e-009；TP=(TPHL+TPLH)=2.483485e—008采用不同實(shí)現(xiàn)方式對(duì)電路性能的影響：采用靜態(tài)互補(bǔ)電路的實(shí)現(xiàn)方式，其對(duì)電路的性能具有以下特性：1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對(duì)尺寸無關(guān)；3）輸入阻抗高，輸出阻抗低，且沒有靜態(tài)功耗；4）傳輸延遲是負(fù)載電容和晶體管寄生電阻的函數(shù)。采用有比邏輯實(shí)現(xiàn)方式，它是以功耗為代價(jià)，提高了速度，相比靜態(tài)互補(bǔ)實(shí)現(xiàn)方式，其具有不對(duì)稱響應(yīng)和靜態(tài)功耗。修改電源電壓vvdd的電壓值，查看電源電壓改變對(duì)VTC曲線的影響4.5.1修改電源電壓vvdd=lv4.5.2修改電源電壓vvdd=10分析：通過對(duì)比上圖，我們發(fā)現(xiàn)，雖然改變了電源電壓的vvdd的電壓，但是仍具有與非門的邏輯功能，但是我們發(fā)現(xiàn)曲線的頂端會(huì)失真。而且其延遲也有所增加。5.實(shí)驗(yàn)結(jié)論通過本次實(shí)驗(yàn)，我們繪制與非門的邏輯門電路，同時(shí)對(duì)其進(jìn)行瞬時(shí)分析和時(shí)間分析。我們改變某一mos晶體管的寬度，來對(duì)比其上升時(shí)間，下降時(shí)間，以及門延遲的時(shí)間改變，我們發(fā)現(xiàn)增大mos管的寬度，會(huì)減小其門延遲的時(shí)間。而且我們改變電源電壓的大小，來觀察對(duì)VTC曲線的影響。實(shí)驗(yàn)四、動(dòng)態(tài)組合電路.實(shí)驗(yàn)?zāi)康模?、熟悉動(dòng)態(tài)互補(bǔ)組合電路設(shè)計(jì)方法；2、掌握動(dòng)態(tài)組合電路測(cè)試方法；3、了解不同實(shí)現(xiàn)方式對(duì)動(dòng)態(tài)組合電路性能的影響。.實(shí)驗(yàn)內(nèi)容：5、自行選擇一個(gè)動(dòng)態(tài)邏輯表達(dá)式，例如b=AB；6、繪制動(dòng)態(tài)方式邏輯電路圖，并進(jìn)行瞬時(shí)分析；7、將動(dòng)態(tài)電路直接級(jí)聯(lián)，進(jìn)行瞬時(shí)分析；8、在兩級(jí)動(dòng)態(tài)動(dòng)態(tài)邏輯之間插入反相器，進(jìn)行瞬時(shí)分析；9、觀察靜動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響；.實(shí)驗(yàn)步驟：1繪制與非門電路圖2.與非門瞬時(shí)分析：1）加入測(cè)試上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計(jì)算與非門的門延遲tp。2）在nand_tran.sp文件中直接改變晶體管描述語句中W后的數(shù)值，修改晶體管的寬度W，保存后重新進(jìn)行與非門的瞬態(tài)分析，并測(cè)量輸出的下降延遲（tf）、上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并計(jì)算與非門的門延遲tp。觀察晶體管大小改變后對(duì)延遲的影響。3、分析F為高電平時(shí)，有的時(shí)間并沒有達(dá)到5V電壓的原因，應(yīng)如何對(duì)電路進(jìn)行改進(jìn)。4、將動(dòng)態(tài)電路直接級(jí)聯(lián)，并對(duì)其進(jìn)行瞬態(tài)分析，分析仿真結(jié)果。在兩級(jí)動(dòng)態(tài)電路之間加入反相器，進(jìn)行瞬態(tài)分析，分析仿真結(jié)果。5、分析靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響。.實(shí)驗(yàn)結(jié)果4.1.1繪制與非門的電路圖分析：下降時(shí)間分析：下降時(shí)間falltime為2.3558e-009；上升時(shí)間risetime為1.6159e-009；TPHL=4.9904e-008； TPLH=4.8349e-009;TP=(TPHL+TPLH)=2.51937e-008對(duì)輸入3：4.1.2spice文件*HfllH.DlTElCIHill5rBHLH1：L匚L：KGndGndHHCS：L-2nM-3ZuAD-fiEpFI?24u K：?24qHlFAQENRCSL-ZuM-22u4口方方『PD-24u4方!59P5-24uH2-HBBNnGrdHHCCL-2uU?22uAD-fi>5p工4口H5->5>5pPAN用rtiIHrCLEIVO：］WLPKCaL-an-皿如-3口FIEyIA的苜制PM+n“EHjIOf附001EOU1CIffhlyaxrl:vsUddGKt￡.0m4XGHD事口:Lkh|□.口=.□DIQnlOn1口口nZCS3n|v5Bgnd事tilsml□.口S.□IQnlOnIQn.SDDn.J|CCin|vfiCLKqr>djruJ?.□5.DRn10nliIn5QnJXKin|.1;eISHI/ofin400m厘加巾Einn匚mm?|CLEQv(A)?|>|w|F)I國(guó)皿UE+±41111WT-rlgT|7)Visl?%5 IfiESTYtF|TaMiSissJ.1-1.HB9UFHtEIKRE1■■(.LMtrigV|：F；IVHL"0.5HiLlHFMlEIFgV(F| .5EL3H"1.HH3UFHtrwntFHLecxgy|A|vk1"Z.5Elxwnlejkfg-vtFJvm1?2 ￡■LL"1.raaaucHtEiienUPLH；geigv\ ybL"Z.5i&ll"11ekrgv(F)vnl^Z.￡elsi"L4.1.3仿真曲線:Out文件結(jié)果分析:對(duì)輸入A：分析：下降時(shí)間falltime為2.5060e-009；上升時(shí)間risetime為1.8337e-009；TPHL=4.9995e-008; TPLH=6.0953e-009;TP=(TPHL+TPLH)=2.483485e-008對(duì)輸入8:SjlbuI3i-tionSt部"LumInputfilshiyanflspict Output妣修皿的如匚巳oulF*口342!AimuldtimconplgttdTin?二401amDOlTiKIDINTotalaActLE?4IjidejtndECLtTatiLa0r4ntifollgdTotalnodes-8DEe^iixemetic-resulcsumrrsucpxall-ciitte- Z-5D6ae-009nsetine- l.H337e-OOAtPHL= 3.9995e-00aLPLH= -1,09396-007ParsiriQ0J3UsrcDticlaSetup□.00ne■匚EimisDC口「已工a匚IngpolncOu00secoti>lsTr：5LnslencAnalysis0.orsecanilsTotal□.QLnc■匚口mds分析：下降時(shí)間falltime為2.5060e-009；上升時(shí)間risetime為1.8337e-009；TPHL=3.9995e-008； TPLH=-1.0939e-009；TP二(TPHL+TPLH)=3.4e-0084.1.4改變晶體管的W度，將其由22u改為60u,得到結(jié)果：對(duì)輸入A：Measurementresultsmranaryfalltime= 2.355Se-009risetime= 1.6159e-009tPHL= 3.9904e-OOStPLH= -1.0952&-007分析：下降時(shí)間falltime為2.3558e-009；上升時(shí)間risetime為1.6159e-009；TPHL=3.9904e-008； TPLH=T.0952e-009；TP二(TPHL+TPLH)=-3.4808e-008總結(jié)：通過對(duì)比分析前面二者的數(shù)據(jù)，我們發(fā)現(xiàn)同時(shí)對(duì)于A輸入，增大mos晶體管的寬度，其延遲時(shí)間增大，對(duì)于輸入B,我們發(fā)現(xiàn)其延遲為負(fù)值，所以這一組數(shù)據(jù)我們作為錯(cuò)誤數(shù)據(jù)。當(dāng)然對(duì)于第一種的數(shù)據(jù)結(jié)果，我們還是表示懷疑?？傊谡麄€(gè)電路的瞬時(shí)分析及時(shí)間分析，我們對(duì)于基本的知識(shí)還是有所掌握和來了解，達(dá)到了實(shí)驗(yàn)?zāi)康暮蛯?shí)驗(yàn)要求。4.3分析F為高電平時(shí)，有的時(shí)間并沒有達(dá)到5V電壓的原因，應(yīng)如何對(duì)電路進(jìn)行改進(jìn)。這主要由于動(dòng)態(tài)組合電路存在靜態(tài)功耗：對(duì)于常規(guī)CMOS電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，理想情況下靜態(tài)功耗為零，但是由于亞閾值漏電流的存在，使得電路的靜態(tài)功耗并不為零。改進(jìn)方法：在電路中加入一個(gè)維持管。4.4.1直接級(jí)聯(lián)：電路圖：Spice文件和仿真曲線:+->rdbMftTfLl?"!|b￡^?iixKLLuiab^9WiXHhL7Uxaiag(jlji^aBETDWJILU]U3JI+OEuU?qniRdI—?F|fc=dmLMi^.口/」也：p,hii.i：WMirXT^Bi0t?O'iw:<Je-Lrti!L2_ii!5-wrl"l^anEcnlTinadtiLcQHlM2艮相*rmxL“uM-ZIuA[-i?pFR"34u1115M內(nèi)112工印32M9CLKGnHGidHHCEL-2il*2ia Jl>14u上5?&gP￡-24uHIM51-WGod.HBJdO士uWKuAL-RpM<4b&,*ji]芋士如M4『出Bi.(iiMi.HEK&L--±qH-：±uJhl-4pP1>±4￡i心14叫KOCLE 牌:同L噓U眄蒲UMAH鉗F>-Hq瞪TH*兩-到h#用c甌)時(shí)口JU.QE-LaaiLu?F*ftrm上爐中沖fb^eiwETMSCLKTUIV±dFKWL7工V-3EuULD-I^jTMtu EP-HuasrcikMdd中血fit:ev-ezuju>-e：ipPf^u空>&物mTm■Eisdofninrarcudt=Ftada1?□u3VdriQ42.0E1Q毒BQLiHiia.a5,口口iHu4力皿后加皿jvfitjjrdpsLus|0.0￡.01i3nidhLDn±Uin柏gjT口OTflIpqLWlO.aS.O口(JhIflfi1LI1LWh[(JOTO學(xué)C1K四口BL依1叫05.0Mb103IOl-9PxJCCtili工Z0/中In>I.0Pan?i:hod.>t!i1￡.pruttuanrtCLK|r(Q■.■|TJv|A|T(B|.MUUEBCEHH13,1JE.UWCE]jgTI；JJVWLM.Jf|J1"LXEEQU|IT|WH」口」±kLl*l.MUUEIiC.EdFiE U：39MI.J)*J、L?0.5￡!■■■LLkJ!gU|『i"」/■$_%EdM-"l：；：；！Out文件結(jié)果分析:分析：下降時(shí)間falltime為2.0236e-007；上升時(shí)間risetime為-2.5903e-009；TPHL=2.2997e-008； TPLH=1.8173e-009；TP二(TPHL+TPLH)=2.0585e-0084.4.2在兩級(jí)級(jí)聯(lián)中加入反相器：電路圖：Spice文件和仿真曲線:- - ,出pEbdiagrwTw&ctr-『mU.□p-tirnr(TEDbiifdLvmm■口?，1181*卜1歲■ntnlnFirirFngjLP\SHCTUKJriTHJIK'TCE.^e4prDh-BE4priD'diiLgMe^AiiaBfifti,iTBpLw7ffi?:?teLpXtda_J&5iMClf!"H&lXi0LrcuitlliZ-lUJiBJHLHITAM=->^idHl*：?：L-2uH-^2u F-I-24UA5-6tgJ5"±4xJEiHPGUIfitril口M A-iSUI"-JEh FI^BIUUF'fl&jfa^twIDNSDM￡>GrTNHCd：L-2tW21uAb■點(diǎn)如靠0士4，??iE_p!HHIJIBIL7GisiIKL-5MHWL?EeiP-E2xJU?T切E<2quJLOiFCpP5-Z4uKT電3Mi-SNdlffl-2-SiL-±uH"±3ti PM-4U曰下串二>lxIKR20-riKQnd'MHIKfL"ZaM2iIU>E鄴rF"24uQ-UEpPANuB7KiCMKi伏皿HH鈍LYuB-22vD"^p時(shí)HuraR：|->ZLK Udd VddPROSL-EuiU>-E￡p Ef>3uJL5-EKpMSKUBL?我id EH8PK@L-&D 眄翁旭IDT即 PJ-3^s^-S(p PJ-HumaFCLX：VddVdl?l*：al?2uT"2￡u PO?NuA5-fflEjP5"2<q■EzuiQ亡U90.HDlecniTIlixmieDE!JddCM口S_d?■9上5fRp^LMIO.Ot.O0]□￡■J.CbLDCtiJEti]v31gpd|?uLai|Q.G5.0LbaiduIDx2DQx40Qx)T?vEdpain10.0-口3RnIClEi13,ICJQi.NEKh^0CLT 日口Lag.口S.i3EDniCnlQt.Edr.⑻r>i.■LranyDpLn<110nmifho學(xué)口門口Ec-iifiiXivlC|vIFIvlAIVIBI_narur?Lem￡bL1xsrmtrigy|；町vkJ"<Ii.51hLJ."1Thtgv|T^ivh34.5IkLlnl■ieewce口工業(yè)rdKtibeirlgR" Eiise^itaxjgviJJElise^i_n■tlc?e^euii:FttLtxigv|c|vibI"■工』rlki"1tnc-gv|F|vibI"1工』I!!hJ.]"1此疝值上kausc-HiHc-xigvjoj忖1噌毋tdil-iee。v|F|血飛毋riase-iOut文件結(jié)果分析分析：下降時(shí)間falltime為2.4168e-009；上升時(shí)間risetime為2.5420e-009；TPHL=3.0752e-008； TPLH=T.9292e-008;TP=（TPHL+TPLH）=5.73e-94.5分析靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響采用靜態(tài)互補(bǔ)電路的實(shí)現(xiàn)方式，其對(duì)電路的性能具有以下特性：1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對(duì)尺寸無關(guān)；3）輸入阻抗高，輸出阻抗低，且沒有靜態(tài)功耗；4）傳輸延遲是負(fù)載電容和晶體管寄生電阻的函數(shù)。采用動(dòng)態(tài)的實(shí)現(xiàn)方式，相比靜態(tài)實(shí)現(xiàn)方式，其對(duì)電路性能影響具有以下特點(diǎn):1）任何時(shí)候，通過低阻通路，輸出連在VDD或VSS（除非在開關(guān)的瞬間）；任何時(shí)候?？偸禽敵霾紶柡瘮?shù)值（除非在開關(guān)的瞬間）；扇入口需要2n晶體管（其中一半為P管）2）動(dòng)態(tài)電路依賴高阻節(jié)點(diǎn)電容暫存信號(hào)電荷；結(jié)構(gòu)簡(jiǎn)單，寄生小，速度快，易受噪聲影響；扇入口需要n+2晶體管（其中n+1個(gè)N管和一個(gè)為P管）5.實(shí)驗(yàn)結(jié)論通過本次實(shí)驗(yàn)，我們實(shí)現(xiàn)了動(dòng)態(tài)組合電路一一與非門邏輯電路。成功地在S-Edit畫圖板上繪制與非門的動(dòng)態(tài)組合邏輯電路。同時(shí)對(duì)其進(jìn)行瞬時(shí)分析和時(shí)間分析，得到上升時(shí)間、下降時(shí)間、以及門延遲。同時(shí)我們通過改變某一mos管的寬度，來分析其對(duì)時(shí)間分析的影響。之后我們繪制兩級(jí)級(jí)聯(lián)電路，對(duì)比在加入反相器和不加反相器時(shí)，二者的區(qū)別。通過分析，我們顯然發(fā)現(xiàn)，加入反相器才具有正確的邏輯功能。實(shí)驗(yàn)五、時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)?zāi)康模?、熟悉時(shí)序電路設(shè)計(jì)方法；2、掌握時(shí)序測(cè)試方法；3、了解不同實(shí)現(xiàn)方式對(duì)時(shí)序電路性能的影響。實(shí)驗(yàn)內(nèi)容：1、自行選擇一個(gè)時(shí)序電路，例如，正鎖存器；2、繪制時(shí)序邏輯電路圖，并進(jìn)行瞬時(shí)分析；3、分析時(shí)序電路的建立時(shí)間和保持時(shí)間；4、利用TSPC方式實(shí)現(xiàn)一個(gè)組合邏輯，并進(jìn)行瞬時(shí)分析；5、繪制雙穩(wěn)電路電路圖，對(duì)其進(jìn)行瞬時(shí)分析，觀察波形圖，分析其工作原理。實(shí)驗(yàn)步驟：1、繪制正鎖存器電路圖：2、正鎖存器瞬時(shí)分析3、通過改變輸入數(shù)據(jù)端得初始延遲initialdelay,改變數(shù)據(jù)變化沿和時(shí)鐘有效信號(hào)之間的距離，分析時(shí)序電路的建立時(shí)間和保持時(shí)間。分析建立時(shí)間時(shí)，應(yīng)讓數(shù)據(jù)變化沿和時(shí)鐘有效信號(hào)的距離越來越近；分析保持時(shí)間時(shí)，應(yīng)讓數(shù)據(jù)變化沿和時(shí)鐘有效信號(hào)的距離越來越遠(yuǎn)。脈沖信號(hào)設(shè)置命令"v4DGndpulse(0.05.010n10n10n100n200n)”中第一個(gè)10n即為初始延遲。4、將利用TSPC方式實(shí)現(xiàn)一個(gè)組合邏輯，并進(jìn)行瞬時(shí)分析。5、將兩個(gè)反相器首尾相連，并在兩個(gè)連線上引出輸入及輸出端口，構(gòu)成雙穩(wěn)電路。繪制其電路圖，并進(jìn)行瞬時(shí)分析，觀察波形，分析其工作原理。6、分析TSPC、靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響。實(shí)驗(yàn)結(jié)果繪制正鎖存器的電路圖

Spice文件:.wlhyiihvwwr靠!&dv-dAOUTUM9nd4adHHCdL“ui-ZiuJ18M口FJmUY冷P3-Zt>jIIQPT1IM,的VfldFH8l-SmE-3iuAO-?4pPD- AWS*F52W,E3a檔口工，?lireuji!i.s1*學(xué)期_3X1iw_e.6IH■GflxlVdkiLmr工Lew二工CLIfm3F片口dinvXiw~3iDW4 imr工呈牌'鼻輜中Gbd、12UrtV31N1!I22?l.HK^SL-2u1l-2Ju上*-65口PD-￡4u.JLS-g^TJ-24mIEN<CLt：HZ411dSK^3L-2US"-2ZulD^6f>RD"+UA3"6?JP3-2+U.11ruIrLKRI^ddFIWfJuD-J3Uar-g。獷陽-工+ui>§：-$?Pff-3^a11MtNOM<￡VMFRMliH￡UK-Si?Ji仙，WF收―UJW-5?MPfWW臥Errd■HiiacUrtlt:J-a￡chpVI、中&SW&sbo“DgMpwL**E?€i3.0]0nIQnII編11mmZDOnlt5CLKXpGaeg.Ci5.QDIQn1口xSOd1[Kji1|.il--iC-l-addit Wd*Jtfd2_t25.indt：LE.an/-aE!-la耳￡<Dnan.?tin-cr?-svl4ivICUC)丫口)仿真曲線:分析：通過上圖分析，我們可以得到當(dāng)CLK為高電平時(shí)，輸入為高電平，輸出也為高電平；輸入為低電平時(shí)，輸出也為低電平；當(dāng)CLK為低電平時(shí)，輸出保持不變。通過上圖以及理論知識(shí)的分析，我們可以得到我們所繪制電路實(shí)現(xiàn)了鎖存器的邏輯功能。電路的瞬時(shí)分析Out文件的結(jié)果分析

iiulationS*tatujst^ehL-pspic*-*elInputAl sp即4罩he斯■idHiwi?-c*phudTaa?=400.DOOOOOaxiOOXW 9ActiivtIZInd-tptnd-taLToltl 15□CoJl^TDUldTotalgdjGi-9Heasuceinenc.tesuLEAtaaanardqdela-gKL? 2.85lie-009dcjdelayLH- l^a€9e-009iCqdelayLK■ 1.MB?e-00&C^delayHL-6B2BSle-aOBQiQQ”FDn的Setup0.OOsecodcLsDCoper&rinQJlOJlB-LD.oaaecondsTt-aftaLentAnaLysi三口.口63/亡0力dmTatsu!0.06necandsTd-q二(dqdelayHL+dqdelayLH)/2=2.16905e-9Tc-q)=(cqdelayHL+cqdelayLH)/2=3.7169e-84.4TSPC電路的實(shí)現(xiàn)。電路圖：Spice文件:Eh5T3PCJPUTV"&￡*[■-￡at-ILS?. fisan曬r"T-S■MtfL(iAh.-bly力"2修15此14^34=0711TweSampeEfrin^ghklEs.phlib.."3-：■naprn-hati ^rArJuayvn fiJA5T5PCRPI'ZE.rint"j-puub-Krihl!?L>?"!>：!1s^Wanrh：!mggg1■".Ttn??n5TIPT=Bte--+-pirabac.apr￡?k^L?",aEc'd^^Li?O!VlacLud^"6;1rflfflfffirs^ice^CftiwM3e-latii]Z_i24_imb*R?lhcleculciSc4j)LeOFliCLRKiLfcJHW*L^Sn*-3S? M>-i1-md-強(qiáng)由Pt-EiuSIHlEHCm1*Ldi-iuv-iiuU-。蚱ft-Mu心一。即FS-HuS-lC3TCLK何比kdUKiL-iuV-fiiu城…&昨f￡-J-iu心YEpFJS-i：1u?HL：HZQ61dCad也03L-Zu￥-^2uXI'-tdpTLWuU-i-SpFS-Z-UuXiK20ElfVdd,中工7S0CTL.-2X：P-22-cJLT"￡-tp-F]>-21n￡5?GGpP5-24uMMTNM??F曲ST A溫卡 FE74口。,州p『Mu"Fn4vtti熱q“ei￡f題電J■口嶼vwmi■，口V：:[|fgrid.Q,Q5-.U◎，G?103C?nSQCnlVHCtRGKIi S.DI如iOnICn3KoiJCOn|tehi■■@pLb*KLlni,.CEataiVifOUTj