數(shù)字集成電路Chapter4

第4章

邏輯門電路設(shè)計集成電路分析與設(shè)計1EE141《集成電路分析與設(shè)計》課程主要介紹什么內(nèi)容?CMOS數(shù)字集成電路(CMOSdigitalIC)IC的發(fā)展歷史及現(xiàn)狀(HistoryofIC)IC設(shè)計流程和方法(DesignprocessandMethodology)IC制造工藝技術(shù)(Fabricationprocess)ICEDA（CAD）工具使用(EDAtools)CMOS反相器設(shè)計(CMOSInverter)CMOS組合邏輯門設(shè)計(CombinationalLogicCircuit)CMOS時序邏輯電路設(shè)計(SequentialLogicCircuit)IC版圖設(shè)計(Layout)IC仿真技術(shù)(Simulation)存儲器電路設(shè)計介紹(MemoryCircuits)模擬IC設(shè)計介紹(AnalogIC)2EE141簡述本章主要介紹靜態(tài)邏輯門電路的設(shè)計。靜態(tài)邏輯的含義是：門的輸出總是輸入的邏輯函數(shù)，并且不論什么時刻都可以在門的輸出端得到輸出邏輯值。3EE141本章內(nèi)容與非門的直流特性或非門的直流特性與非門、或非門的版圖設(shè)計開關(guān)特性復雜的CMOS邏輯門一個CMOS全加器的設(shè)計4EE141CMOS與非門的直流特性PMOS器件尺寸相同，Wp，LpNMOS器件尺寸相同，Wn，Ln5EE141CMOS與非門的直流特性CMOS與非門電路6EE141CMOS與非門的直流特性兩個PMOS器件并聯(lián)有這樣一個規(guī)律：兩個并聯(lián)的MOS管等價于兩個并聯(lián)MOS管寬度之和的單個MOS管；7EE141CMOS與非門的直流特性兩個NMOS器件串聯(lián)有這樣一個規(guī)律：兩個串聯(lián)的MOS管等價于兩個串聯(lián)MOS管長度之和的單個MOS管；8EE141CMOS與非門的直流特性如果將與非門兩個輸入端連接在一起，該電路就類似于一個反相器NMOS尺寸：溝道寬度為Wn、溝道長度為2LnPMOS尺寸：溝道寬度為2Wp、溝道長度為Lp9EE141CMOS與非門的直流特性與非門的跨導比率是：二輸入與非門的轉(zhuǎn)換點電壓Vsp為10EE141CMOS與非門的直流特性上式是在兩個輸入端都連接在一起的假設(shè)下推導出來的。如果，例如說只有一個輸入正在轉(zhuǎn)換，那么得到的Vsp將與上式計算出來的結(jié)果不一致。11EE141CMOS與非門的直流特性這個式子說明了：為什么在CMOS設(shè)計中更傾向于采用與非門。如果采用相同尺寸的NMOS和PMOS器件，那么由于空穴遷移率比NMOS的遷移率低，所以

此時采用串聯(lián)的NMOS管和并聯(lián)的PMOS管就更輕松地設(shè)計出一個轉(zhuǎn)換點電壓為理想值Vdd/2的邏輯門。12EE141CMOS與非門的直流特性13EE141CMOS或非門的直流特性14EE141CMOS或非門的直流特性在CMOS數(shù)字電路設(shè)計中，與非門的應用最多。這是因為與非門與或非門相比，它有更好的直流特性、噪聲容限和動態(tài)特性。15EE14116EE141或非門和與非門的版圖設(shè)計17EE141或非門和與非門的版圖設(shè)計18EE141或非門和與非門的版圖設(shè)計19EE141或非門和與非門的版圖設(shè)計AOutVDDGNDB20EE141OnefingerTwofingers(folded)一個設(shè)計策略21EE141NANDINVStandardCellLibrary22EE141StandardCellLibraryNANDINVNAND23EE141StandardCellLayoutMethodology–1980ssignalsRoutingchannelVDDGNDWhatlogicfunctionisthis?24EE141開關(guān)特性25EE141開關(guān)特性26EE14127EE14128EE141開關(guān)特性29EE141開關(guān)特性——動態(tài)功耗每次反相器改變狀態(tài)時，都要對電容Ctot進行充電或者放電。如果反相器的輸入是周期為T，頻率為fclk的方波，則反相器從VDD中抽取的電流的平均值：反相器的平均動態(tài)功耗是：30EE141開關(guān)特性——動態(tài)功耗為了描述數(shù)字工藝的速度，通常用到功耗延遲積（PowerDelayProduct，PDP）這一概念，PDP的單位是焦耳GaAs工藝與CMOS工藝相比，其傳輸延遲小，但其功耗可能會更大，從而其PDP較大。31EE141開關(guān)特性32EE141開關(guān)特性同理，對于并聯(lián)的NMOS：33EE141開關(guān)特性34EE141開關(guān)特性同理，對于串聯(lián)的PMOS：35EE141開關(guān)特性——與非門36EE141復雜CMOS邏輯門電路要實現(xiàn)邏輯功能復雜的CMOS邏輯門，需要采用下面介紹的基本電路模塊；前面介紹的與非門和或非門就是用這些電路模塊實現(xiàn)的；所有的與或非（And-Or-Invert，AOI）邏輯功能都可以用這些電路模塊實現(xiàn)；AOI邏輯的主要優(yōu)點是：在實現(xiàn)一個相對復雜的邏輯功能時，AOI邏輯實現(xiàn)的延遲顯著低于邏輯門實現(xiàn)的延遲。37EE141復雜CMOS邏輯門電路38EE141ComplexCMOSGateDABCDABCOUT=D+A?(B+C)39EE141TransistorSizingaComplexCMOSGateOUT=D+A?(B+C)DABCDABC1222448840EE141CombinationalLogicGate/BoolAlgebra41EE141StaticComplementaryCMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN……Pull-upnetwork(PUN)andpull-downnetwork(PDN)PMOStransistorsonlypull-up:makeaconnectionfromVDDtoFwhenF(In1,In2,…InN)=1NMOStransistorsonlypull-down:makeaconnectionfromFtoGNDwhenF(In1,In2,…InN)=0Question:HowmanytransistorsareusedtoimplementN-inputfunctionF(In1,In2,…InN)?42EE141復雜CMOS邏輯門電路43EE141復雜CMOS邏輯門電路如何實現(xiàn)以下邏輯函數(shù)？44EE14145EE14146EE14147EE141復雜CMOS邏輯門電路如何用AOI邏輯實現(xiàn)一個異或門（XOR）？48EE14149EE141XNOR/XORImplementationABABABABXNORXORABABABABHowmanytransistorsineach?50EE141StaticComplementaryCMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN……Naturallyinverting,implementingonlyfunctionssuchasNAND,NOR,andXNORinasinglestage.PMOStransistorsonlypull-up:makeaconnectionfromVDDtoFwhenF(In1,In2,…InN)=1NMOStransistorsonlypull-down:makeaconnectionfromFtoGNDwhenF(In1,In2,…InN)=051EE141ThresholdDropsVDDVDD

PDN0CLCLPUNVDD0CLVDDVDDVDD

CL52EE141ThresholdDropsVDDVDD

0PDN0

VDDCLCLPUNVDD0

VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGS53EE141CMOS全加器設(shè)計數(shù)字運算系統(tǒng)中最基本的單元電路54EE141CMOS全加器設(shè)計55EE141CMOS全加器設(shè)計56EE141CMOS全加器設(shè)計57EE14158EE14159EE14160EE141行波進位加法器61EE141旁路進位加法器選擇進位加法器超前進位加法器改進電路62EE14163EE14164EE141作業(yè)1、設(shè)計一個4位全加器，完成仿真。（采用模塊化設(shè)計，即采用子電路的方式）作業(yè)提交截止時間：4月15日2、與非門、或非門、與門電路的設(shè)計和仿真。（原理圖、Spice網(wǎng)表、仿真結(jié)果）3、D觸發(fā)器電路的設(shè)計和仿真。（原理圖、Spice網(wǎng)表、仿真結(jié)果）65EE141.subcktFAABCICOS.endsFAFA.spFA4.spX1A0B0GNDC1S0FAX2A1B1C1C2S1

FAX3A2B2C2C3S2

FAX4A3

B3C3C4S3