可編程邏輯器件概述

可編程邏輯器件概述本章概要:PLD的發(fā)展歷程PLD的分類(lèi)簡(jiǎn)單PLD原理復(fù)雜PLD(CPLD、FPGA)基本結(jié)構(gòu)與原理PLD的發(fā)展歷程熔絲編程的PROM和PLA器件20世紀(jì)70年代AMD公司推出PAL器件20世紀(jì)70年代末Lattice公司發(fā)明電可擦寫(xiě)GAL器件20世紀(jì)80年代初Xilinx公司提出現(xiàn)場(chǎng)可編程概念，推出FPGA器件；Altera公司推出EPLD器件20世紀(jì)80年代中期Lattice公司提出在系統(tǒng)可編程技術(shù)，推出CPLD器件20世紀(jì)80年代末內(nèi)嵌復(fù)雜功能模塊的SOPC20世紀(jì)90年代以來(lái)各類(lèi)PLD及相關(guān)術(shù)語(yǔ)的英文縮寫(xiě)及全稱(chēng)PLD:ProgrammableLogicDevice可編程邏輯器件PROM：ProgrammableReadOnlyMemory可編程只讀存儲(chǔ)器PLA：ProgrammableLogicArray可編程邏輯陣列PAL：ProgrammableArrayLogic可編程陣列邏輯GAL：GenericArrayLogic通用陣列邏輯CPLD：ComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件FPGA:FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門(mén)陣列SOPC:SystemOnaProgrammableChip

可編程片上系統(tǒng)ISP：InSystemProgrammability在系統(tǒng)可編程本章概要:PLD的發(fā)展歷程PLD的分類(lèi)簡(jiǎn)單PLD原理復(fù)雜PLD(CPLD、FPGA)基本結(jié)構(gòu)與原理PLD的分類(lèi)一、按集成度分類(lèi)PLD的分類(lèi)二、從結(jié)構(gòu)上分類(lèi)

乘積項(xiàng)結(jié)構(gòu):

基本結(jié)構(gòu)為“與或陣列”，大部分簡(jiǎn)單 PLD和CPLD都屬于此范疇。

查找表結(jié)構(gòu)：由簡(jiǎn)單的查找表組成可編程門(mén)，再構(gòu)成 陣列形式，大多數(shù)FPGA屬于此類(lèi)器件。PLD的分類(lèi)三、從編程工藝上劃分

熔絲（Fuse）型

反熔絲（Anti-fuse）型

EPROM型：

EEPROM型：

SRAM型：

Flash型：OTP器件一次性可編程器件本章概要:PLD的發(fā)展歷程PLD的分類(lèi)簡(jiǎn)單PLD原理復(fù)雜PLD(CPLD、FPGA)基本結(jié)構(gòu)與原理簡(jiǎn)單PLD原理簡(jiǎn)單PLD的基本結(jié)構(gòu)四種簡(jiǎn)單PLD電路的結(jié)構(gòu)特點(diǎn)電路符號(hào)表示PROM、PLA、PAL、GAL陣列結(jié)構(gòu)簡(jiǎn)單PLD的基本結(jié)構(gòu)乘積項(xiàng)結(jié)構(gòu)

任何組合邏輯函數(shù)都可以化為“與或”表達(dá)式，因此任何組合電路都可以用“與門(mén)－或門(mén)”二級(jí)電路實(shí)現(xiàn)。任何時(shí)序電路都可由組合電路加上存儲(chǔ)元件（如寄存器）構(gòu)成。用于實(shí)現(xiàn)組合邏輯函數(shù)由緩沖器組成，使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力并產(chǎn)生互補(bǔ)輸入信號(hào)提供不同的輸出和反饋方式，由寄存器、三態(tài)門(mén)等組成四種簡(jiǎn)單PLD電路的結(jié)構(gòu)特點(diǎn)電路符號(hào)表示常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)際符號(hào)對(duì)照電路符號(hào)表示PLD的互補(bǔ)緩沖器PLD的互補(bǔ)輸入PLD中與陣列表示PLD中或陣列表示陣列線(xiàn)連接表示PROM陣列結(jié)構(gòu)圖與陣列全譯碼，產(chǎn)生輸入的全部最小項(xiàng)。輸入變量的增加會(huì)引起存儲(chǔ)容量按2的冪次增加。適合于存儲(chǔ)函數(shù)和數(shù)據(jù)表格，主要用作存儲(chǔ)器。PROM編程實(shí)例已編程連接節(jié)點(diǎn)PLA陣列結(jié)構(gòu)圖PAL（GAL）陣列結(jié)構(gòu)圖送到或門(mén)的乘積項(xiàng)數(shù)目固定可編程輸入／輸出結(jié)構(gòu)PAL的輸出結(jié)構(gòu)固定，不能編程‘0’‘1’PAL的輸出結(jié)構(gòu)帶反饋的寄存器輸出結(jié)構(gòu)‘1’GAL的輸出結(jié)構(gòu)輸出邏輯宏單元（OLMC），可編程GAL22V10的OLMC4選1MUX用來(lái)選擇輸出方式和輸出極性2選1MUX用來(lái)選擇反饋信號(hào)GAL輸出組態(tài)示例例：可編程碼S1S0=00GAL22V10輸出組態(tài)示例GAL輸出組態(tài)示例GAL22V10的四種輸出組態(tài)本章概要:PLD的發(fā)展歷程PLD的分類(lèi)簡(jiǎn)單PLD原理復(fù)雜PLD(CPLD、FPGA)基本結(jié)構(gòu)與原理復(fù)雜PLD的基本結(jié)構(gòu)基本結(jié)構(gòu)： 位于芯片中央的可編程邏輯功能單元 分布于芯片各處的可編程布線(xiàn) 位于芯片四周的可編程IOCPLD的基本結(jié)構(gòu)以下以Altera公司的MAX7000A系列器件為例MAX7000A器件基本結(jié)構(gòu)MAX7000A系列的基本結(jié)構(gòu)包括邏輯陣列塊LAB、宏單元、擴(kuò)展乘積項(xiàng)（共享和并聯(lián)）、可編程連線(xiàn)陣列PIA和I/O控制塊等五部分。 PIA可把器件中任一信號(hào)源連接到其目的地每個(gè)LAB由16個(gè)宏單元組成,宏單元是基本的邏輯功能單元控制I/O引腳的輸入輸出方式、電壓擺率等MAX7000A器件基本結(jié)構(gòu)LAB通過(guò)PIA和全局總線(xiàn)連接在一起，全局總線(xiàn)由所有的專(zhuān)用輸入、I/O引腳和宏單元饋給信號(hào)。MAX7000A器件基本結(jié)構(gòu)LAB的輸入信號(hào)：1）來(lái)自PIA的36個(gè)通用邏輯輸入信號(hào)；2）來(lái)自專(zhuān)用輸入引腳的全局控制信號(hào)，用于寄存器輔助功能；3）從I/O引腳到寄存器的直接輸入通道。

MAX7000A器件基本結(jié)構(gòu)LAB的輸出：

MAX7000A的宏單元每個(gè)宏單元由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等三個(gè)功能塊組成。實(shí)現(xiàn)組合邏輯配置宏單元為組合或時(shí)序邏輯輸出可配置為由可編程時(shí)鐘控制的D、T、JK或RS觸發(fā)器可將時(shí)鐘配置為：全局時(shí)鐘、由高電平有效使能的全局時(shí)鐘或乘積項(xiàng)時(shí)鐘將乘積項(xiàng)分配到或門(mén)和異或門(mén)以實(shí)現(xiàn)組合邏輯功能，或著到寄存器的輔助輸入以實(shí)現(xiàn)清除、預(yù)置、時(shí)鐘和時(shí)鐘使能等控制功能。MAX7000A共享擴(kuò)展項(xiàng)以盡可能少的邏輯資源和延時(shí)擴(kuò)充乘積項(xiàng)中“與”信號(hào)數(shù)MAX7000A并聯(lián)擴(kuò)展項(xiàng)以盡可能少的邏輯資源和延時(shí)擴(kuò)充相“或”的乘積項(xiàng)數(shù)MAX7000A的PIA結(jié)構(gòu)EEPROM編程單元‘0’‘1’MAX7000A的I/O控制塊控制I/O引腳單獨(dú)地配置為輸入、輸出或雙向工作方式FPGA的分類(lèi)按邏輯功能塊的大小分類(lèi)：細(xì)粒度：

特點(diǎn)：邏輯功能塊較小

優(yōu)點(diǎn)：資源（邏輯功能塊）可以充分利用。

缺點(diǎn)：完成復(fù)雜邏輯功能時(shí)需要很多邏輯單元，大量連線(xiàn)和可編程開(kāi)關(guān)導(dǎo)致相對(duì)速度較慢。粗粒度：

特點(diǎn)：邏輯功能塊較大、功能強(qiáng)

優(yōu)點(diǎn)：用較少的邏輯功能塊和內(nèi)部連線(xiàn)就能完成較復(fù)雜的邏輯功能，因此易于獲得較好的性能。 缺點(diǎn)：資源（邏輯功能塊）有時(shí)不能充分利用。FPGA的分類(lèi)按互連結(jié)構(gòu)分類(lèi)：分段互連型：

特點(diǎn)：內(nèi)部具有多種不同長(zhǎng)度的金屬連線(xiàn)資源，各金屬連線(xiàn)之間通過(guò)開(kāi)關(guān)矩陣或反熔絲編程連接。

優(yōu)點(diǎn)：走線(xiàn)靈活，便于實(shí)現(xiàn)快速的局部互連和多級(jí)邏輯功能。

缺點(diǎn)：走線(xiàn)復(fù)雜，走線(xiàn)延時(shí)與布局布線(xiàn)的具體處理過(guò)程有關(guān)，延時(shí)無(wú)法預(yù)測(cè)。連續(xù)互連型：

特點(diǎn)：內(nèi)部金屬線(xiàn)長(zhǎng)度相同，通常是貫穿于整個(gè)芯片的長(zhǎng)線(xiàn)來(lái)實(shí)現(xiàn)功能塊間的互連。

優(yōu)點(diǎn)：走線(xiàn)與距離遠(yuǎn)近無(wú)關(guān)，走線(xiàn)延時(shí)是固定的、可預(yù)測(cè)的。FPGA的分類(lèi)按編程方式分類(lèi)：一次編程型：

特點(diǎn)：采用反熔絲開(kāi)關(guān)元件，Actel公司和Quicklogic公司提供此類(lèi)產(chǎn)品。

優(yōu)點(diǎn)：體積小、集成度高、互連線(xiàn)特性阻抗低、寄生電容小、速度高，此外還具有加密位、防拷貝、抗輻射、抗干擾、不需外接PROM或EPROM，比較適合于定型產(chǎn)品及大批量應(yīng)用。

缺點(diǎn)：只能編程一次。FPGA的分類(lèi)按編程方式分類(lèi)：可重復(fù)編程型：

特點(diǎn)：采用SRAM開(kāi)關(guān)元件或快閃EPROM控制的開(kāi)關(guān)元件，配置數(shù)據(jù)存儲(chǔ)在SRAM或快閃EPROM中。

優(yōu)點(diǎn)：SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給FPGA加載不同的配置數(shù)據(jù)就可完成不同的硬件功能，甚至可在系統(tǒng)運(yùn)行中改變配置，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。 快閃EPROM型FPGA具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但不能動(dòng)態(tài)重構(gòu)，功耗也較SRAM型高。FPGA的基本結(jié)構(gòu)以下以Xilinx公司的XC4000系列FPGA為例：FPGA的基本結(jié)構(gòu)框圖FPGA一般由三種可編程電路組成：可編程邏輯塊CLB、可編程輸入／輸出模塊IOB和可編程互連資源IR?？删幊梯斎胼敵鰤KIOB可編程互連資源IR金屬連線(xiàn)及可編程開(kāi)關(guān)矩陣可編程邏輯模塊CLBXC4000系列的CLB基本結(jié)構(gòu)CLB是實(shí)現(xiàn)邏輯功能的基本單元，主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。SRAM查找表結(jié)構(gòu)邏輯函數(shù)發(fā)生器，G、F、H結(jié)合可實(shí)現(xiàn)多達(dá)九變量的組合邏輯函數(shù)D觸發(fā)器，有公共的時(shí)鐘和時(shí)鐘使能輸入?？煞謩e由S/R控制異步置位和復(fù)位。2個(gè)寄存器輸出，2個(gè)組合邏輯輸出數(shù)據(jù)選擇器，控制信號(hào)可配置。SRAM查找表結(jié)構(gòu)原理M個(gè)輸入的邏輯函數(shù)真值表存儲(chǔ)在一個(gè)2^m×1位的SRAM中，M個(gè)輸入起著SRAM的地址作用，對(duì)于M個(gè)輸入的任意組合都對(duì)應(yīng)一個(gè)邏輯函數(shù)的輸出值，以此實(shí)現(xiàn)邏輯函數(shù)。查找表單元實(shí)現(xiàn)一位全加器示例XC4000系列的IOB基本結(jié)構(gòu)IOB提供器件引腳和內(nèi)部邏輯陣列之間的連接，主要由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā)器和輸出緩沖器組成。每個(gè)IOB控制一個(gè)引腳，可被配置為輸入、輸出或雙向I/O功能。兩只MOS管的柵極均可編程，使MOS管導(dǎo)通或截止，用以改善輸出波形和負(fù)載能力。XC4000系列的可編程互連資源IRXC4000系列的可編程互連資源IR包括： 金屬連線(xiàn)線(xiàn)段 單長(zhǎng)度線(xiàn) 雙長(zhǎng)度線(xiàn) 長(zhǎng)線(xiàn) 可編程開(kāi)關(guān)矩陣PSMXC4000的單長(zhǎng)度線(xiàn)和雙長(zhǎng)度線(xiàn)結(jié)構(gòu)單長(zhǎng)度線(xiàn)8條，CLB的輸入輸出均可接至相鄰的單長(zhǎng)度線(xiàn)與開(kāi)關(guān)矩陣相連。雙長(zhǎng)度線(xiàn)4條，可連接兩個(gè)相間的CLB。XC4000的PSM結(jié)構(gòu)進(jìn)入開(kāi)關(guān)矩陣的信號(hào)，可與任何方向的單、雙長(zhǎng)度線(xiàn)互連XC4000的長(zhǎng)線(xiàn)連接結(jié)構(gòu)CLBG1C1KF1XXQF2C2G2F3C3G3YF4C4G4YQ專(zhuān)用長(zhǎng)線(xiàn)專(zhuān)用長(zhǎng)線(xiàn)長(zhǎng)線(xiàn)不經(jīng)過(guò)可編程開(kāi)關(guān)矩陣，信號(hào)延時(shí)小，用于高扇出以及關(guān)鍵信號(hào)的傳輸。CLB輸入可由鄰近的任一長(zhǎng)線(xiàn)驅(qū)動(dòng)，輸出可通過(guò)三態(tài)緩沖器驅(qū)動(dòng)長(zhǎng)線(xiàn)。PLD廠商九十年代以后發(fā)展很快，是最大可編程邏輯器件供應(yīng)商之一。主要產(chǎn)品有：MAX3000/7000,FLEX10K,APEX20K，ACEX1K，Stratix，Cyclone等。開(kāi)發(fā)軟件為QuartusII。FPGA的發(fā)明者，老牌FPGA公司，是最大可編程邏輯器件供應(yīng)商之一。產(chǎn)品種類(lèi)較全，主要有：XC9500，Coolrunner

，Spartan,Virtex等。開(kāi)發(fā)軟件為ISE。通常來(lái)說(shuō)，在歐洲和美國(guó)用Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多。全球CPLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。可以講Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。Lattice是ISP技術(shù)的發(fā)明者,ISP技術(shù)極大的促進(jìn)了PLD產(chǎn)品的發(fā)展，與ALTERA和XILINX相比，其開(kāi)發(fā)工具略遜一籌。中小規(guī)模PLD比較有特色，1999年推出可編程模擬器件。是第三大可編程邏輯器件供應(yīng)商。主要產(chǎn)品有ispMACH4000，EC/ECP,XO,XP以及可編程模擬器件等。反熔絲（一次性燒寫(xiě)）PLD的領(lǐng)導(dǎo)者，由于反熔絲PLD抗輻射，耐高低溫，功耗低，速度快，所以在軍