第3章組合邏輯電路

3.1概述數(shù)字電路就結(jié)構(gòu)和工作原理而言，可分為組合邏輯電路時序邏輯電路—無記憶元件—有記憶元件組合邏輯電路定義：任意時刻的輸出狀態(tài)只決定于該時刻的輸入狀態(tài)，而與從前的狀態(tài)無關(guān)。組合邏輯電路X1X2X3:XnZ1Z2Z3:ZmZ1=f1(X1,X2,…Xn）Z2=f2(X1,X2,…Xn）Zm=fm(X1,X2,…Xn）它們之間的關(guān)系是：……根據(jù)邏輯圖，寫出邏輯函數(shù)的表達(dá)式，然后列出真值表，經(jīng)卡諾圖化簡變換后，得知電路功能。這個過程就是組合邏輯電路的分析。3.2組合邏輯電路的分析方法1.分析的目的：是為了確定電路的的邏輯功能。(1)由邏輯圖寫出各輸出端的邏輯表達(dá)式；(2)化簡和變換各邏輯表達(dá)式；(3)列出真值表；(4)根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定其功能?；喌贸鼋Y(jié)論（邏輯功能）。邏輯電路圖寫出邏輯表達(dá)式分析方法：2.組合邏輯電路的分析步驟：1000011101111000111011101001110010100000CBA例1已知邏輯電路如圖所示，分析該電路的功能。1.根據(jù)邏輯圖，寫出輸出邏輯表達(dá)式2.列寫真值表。3.確定邏輯功能：

解：

電路具有為奇校驗功能。例題1一個雙輸入端、雙輸出端的組合邏輯電路如圖所示，分析該電路的功能。輸入輸出ABSC00011011邏輯功能：半加器

解：例200101001例題2☆3.2.2組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計步驟⑴.根據(jù)實際邏輯問題確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；⑵.根據(jù)輸入、輸出的因果關(guān)系，列出真值表；⑶.由真值表寫出邏輯表達(dá)式，根據(jù)需要簡化。⑷.選定器件類型和變換邏輯表達(dá)式。⑸.畫邏輯圖(電路圖)。設(shè)計一個表決電路，該電路輸入為A、B、C，輸出是Y。當(dāng)輸入有兩個或兩個以上為1時，輸出為1，其他情況輸出為0。用與非門設(shè)計該表決電路。解：例1

YABC+5V要設(shè)計的邏輯電路設(shè)計例1設(shè)計一個表決電路，該電路輸入為A、B、C，輸出是Y。當(dāng)輸入有兩個或兩個以上為1時，輸出為1，其他情況輸出為0。用與非門設(shè)計該表決電路。解：例1

1）根據(jù)題意可列出真值表。2）畫出卡諾圖。3）變換邏輯表達(dá)式

Y=AB+AC+BCABCY00000101001110010111011100010111BCACAB設(shè)計例13）簡化和變換邏輯表達(dá)式Y(jié)=AB+AC+BC4）畫出邏輯電路圖。設(shè)計例2：設(shè)計一個監(jiān)視交通信號燈狀態(tài)的邏輯電路如果信號燈出現(xiàn)故障，Z為1RAGZ設(shè)計例2：1.抽象輸入變量:

紅（R）、黃（A）、綠（G）輸出變量：故障信號（Z）2.寫出邏輯表達(dá)式輸入變量輸出RAGZ000100100100011110001011110111113.3.1編碼器

3.3.3數(shù)據(jù)選擇器3.3.4加法器3.3.5數(shù)值比較器3.3.2譯碼器/數(shù)據(jù)分配器

3.3若干常用的組合邏輯電路編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中用1000表示數(shù)字8如：ASCII碼中用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。編碼器的邏輯功能：能將每一組輸入信息變換為相應(yīng)二進(jìn)制的代碼輸出。如4線-2線編碼器：將輸入的4個狀態(tài)分別編成4個2位二進(jìn)制數(shù)碼輸出；如8-3編碼器：將輸入的8個狀態(tài)分別編成8個3位二進(jìn)制數(shù)碼輸出；3.3.1.編碼器(Encoder)的概念與分類編碼器的分類：普通編碼器：任何時候只允許一個編碼輸入信號有效，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。3.3.1.1

編碼器(Encoder)的概念與分類普通編碼器優(yōu)先編碼器一、4線─2線普通編碼器3.3.1編碼器(Encoder)的概念與分類（1）邏輯圖輸入輸出4輸入二進(jìn)制碼輸出I0

I1I2I3Y1Y01000010000100001（3）邏輯功能表

（2）普通4線─2線編碼器邏輯框圖編碼器的輸入為高電平有效。Y1Y000011011普通編碼器不能同時輸入兩個以上的有效編碼信號。⑶該電路存在的問題：

三.

優(yōu)先編碼器

優(yōu)先編碼器的提出：

如果有兩個或更多輸入信號有效，將會出現(xiàn)輸出混亂。必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級別。識別多個編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。㈠4

線─2線優(yōu)先編碼器（設(shè)計舉例）（1）列出功能表輸

入輸

出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）寫出邏輯表達(dá)式（3）畫出邏輯電路（略）

3.

優(yōu)先編碼器

㈡集成優(yōu)先編碼器74LS148圖3.3.3P--141編碼輸出編碼輸入選通端使能輸出擴展輸出74LS148優(yōu)先編碼器管腳圖～：輸入，低電平有效。優(yōu)先級別依次為～～：編碼輸出端，低電平有效。：使能輸入端；＝０時，編碼，＝１時，禁止編碼。：使能輸出端，編碼狀態(tài)下（=0），若無輸入信號，=0擴展輸出端，編碼狀態(tài)下（=0），若有輸入信號，=0⑴管腳定義表3.3.2

74LS148的功能表P-142數(shù)字電路必須會看IC的功能表（3）第⑴片工作時,編碼器輸出范圍：1000～1111第⑵片工作時,編碼器輸出范圍:0000～0111解（1）編碼器輸入16線,用兩片8-3線編碼器，高位為第⑴片，低位為第⑵片（2）實現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接例：用8-3線優(yōu)先編碼器74LS148擴展成16線-4線編碼器。（三）集成編碼器的應(yīng)用(P—143)高位低位3.3.2譯碼器1、譯碼器的定義與功能2、

集成電路譯碼器3.3.2

譯碼器一、二進(jìn)制譯碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0譯碼:將每個輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號。常用的有：二進(jìn)制譯碼器，0000000000100100000010010000001000110000100010000010000101001000001100100000011110000000二-十進(jìn)制譯碼器，顯示譯碼器等例：3線—8線譯碼器輸入二進(jìn)制代碼，如3線－8線，4線－16線譯碼器輸入4位二進(jìn)制代碼，它是4線－10線譯碼器。譯碼并直接驅(qū)動顯示字符輸出高電平有效用二極管與門陣列組成的3線－8線譯碼器P-145圖輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000集成譯碼器實例：74LS138輸出端輸出低電平附加控制端輸入端74LS138的功能表：輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111可見，Y0～Y7是A2、A1、A0這三個變量的全部最小項的譯碼輸出。由邏輯圖寫出輸出的邏輯式(S=1)，得到：用一個3線–8線譯碼器實現(xiàn)函數(shù)：譯碼器應(yīng)用例174138工作條件：

S1=1，解:令A(yù)2=X,A1=Y,A0=Z；2.邏輯表達(dá)式：1110111010011100101001110100110010100000COSiCiBiAi1.全加器真值表☆設(shè)計3-8譯碼器試驗電路試用一個3線8線譯碼器構(gòu)成一個一位二進(jìn)制全加器.解：3.變換表達(dá)式以適合器件的表達(dá)式.4.畫電路圖。CO的電路圖同學(xué)自己在此圖中畫出。二、集成二–十進(jìn)制譯碼器74LS42

功能：將8421BCD碼譯成為10個狀態(tài)輸出。4個輸入端10個輸出端圖3.3.10P--149輸出為低電平有效功能表十進(jìn)制數(shù)BCD輸入輸

出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL2.集成二–十進(jìn)制譯碼器——74LS42P--150輸出為低電平有效對于BCD代碼以外的偽碼（1010～1111這6個代碼）Y0～Y9均無低電平信號產(chǎn)生。bcdfe三、七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。共陽極顯示器共陰極顯示器顯示器分段布局圖agabcdfgabcdefg111111001100001101101e

共陰極顯示器集成電路顯示譯碼器

（2）集成電路顯示譯碼器7448邏輯圖4個輸入端3個控制端7個輸出端P--155（2）集成電路顯示譯碼器74487448功能框圖ABCagb...LTRBIBI/RBO7448（2）集成電路顯示譯碼器7448十進(jìn)制或功能輸

入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHHHHHHHL1H×LLLHHLHHLLLL2H×LLHLHHHLHHLH3H×LLHHHHHHHLLH14H×HHHLHLLLHHHH消

隱脈沖消隱燈

測

試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH邏輯功能

P—153

表3.3.7（2）集成電路顯示譯碼器7448功能輸

入BI/RBO輸出字形LTRBIDCBAabcdefg消

隱脈沖消隱燈

測

試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH邏輯功能

滅燈輸入BI/RBO：該控制端有時作為輸入，有時作為輸出。當(dāng)BI/RBO用作輸入且BI=0時，無論其他輸入端是什么電平，所有各段輸出a～g為0，所以字形熄滅，故稱“消隱”。

動態(tài)滅零輸入RBI：當(dāng)LT=1，RBI=0且輸入代碼DCBA=0000時，各段輸出a～g均為低電平，與BCD碼相應(yīng)的字形熄滅，故稱“滅零”

動態(tài)滅零輸出RBO：BI/RBO作為輸出使用時，受控于LT和RBI。當(dāng)LT=1且RBI=0，輸入代碼DCBA=0000時，RBO=0；若LT=0或者LT=1且RBI=1，則RBO=1。試燈輸入LT：當(dāng)LT=0時，BI/RBO是輸出端，且RBO=1，此時無論其他輸入端是什么狀態(tài)，所有各段輸出a～g均為1，顯示字形8。3.3.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的定義與功能二、集成電路數(shù)據(jù)選擇器數(shù)據(jù)選擇：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：是指能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。

通道選擇數(shù)據(jù)輸出

I0

I1

1n2I-

一、數(shù)據(jù)選擇器的定義及功能1、4選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器電路結(jié)構(gòu)數(shù)據(jù)輸入端地址碼輸入端選通端低電平有效數(shù)據(jù)輸出端（1）邏輯電路P--1594選1數(shù)選器功能表（2）數(shù)據(jù)選擇器工作原理及邏輯功能輸入輸出選通地址SA1A0Y1××0000D0001D1010D2011D3例3.3.4：“四選一”只有2位地址輸入，從四個輸入中選中一個“八選一”的八個數(shù)據(jù)需要3位地址代碼指定其中任何一個用雙“四選一”接成“八選一”☆二、用數(shù)據(jù)選擇器設(shè)計組合電路1.基本原理具有n位地址輸入的數(shù)據(jù)選擇器，可產(chǎn)生任何形式的輸入變量不大于n+1的組合函數(shù)可看作三變量最小項例3.3.5：例3.3.6:用74LS152型8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)式

Y=AB+BC+AC解：將邏輯函數(shù)式用最小項表示

8選1功能表選通選擇輸出SA0A2Y100000D3D2D1D0A10D40D50D60D700010100001110011010111174LS152ABCYD7D6D5D4D3D2D1D0“1”A2A1A0比較得D3=D5=D6=D7=1,其余為0。注意函數(shù)輸入變量與地址端Ai的對應(yīng)次序設(shè)計數(shù)字選擇器試驗電路設(shè)計一個判斷兩個2位二進(jìn)制數(shù)是否相等的電路解：設(shè)A=a1a0，B=b1b0，當(dāng)A=B時,Y輸出1;當(dāng)A≠B時,Y輸出0。1.列真值表(省去)2.寫表達(dá)式：4.與8選1數(shù)選器的表達(dá)式進(jìn)行比較可得：5.畫電路圖.（略）3.轉(zhuǎn)化成與8選1數(shù)選器的表達(dá)式相近的形式1．當(dāng)邏輯函數(shù)的變量個數(shù)與數(shù)據(jù)選擇器選擇輸入端個數(shù)相等時，可直接用數(shù)據(jù)選擇器來實現(xiàn)所要實現(xiàn)的邏輯函數(shù)。2．當(dāng)邏輯函數(shù)的變量個數(shù)多于數(shù)據(jù)選擇器選擇輸入端數(shù)目時，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。3．一個數(shù)據(jù)選擇器只能用來實現(xiàn)一個多輸入變量的單輸出邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)函數(shù)時，注意點：

3.3.4加法器1.半加器和全加器半加器全加器2.多位數(shù)加法器串行進(jìn)位加法器超前進(jìn)位集成4位加法器74LS283*超前進(jìn)位產(chǎn)生器741823.減法運算反碼和補碼由補碼完成減法運算一、一位加法器11011001+011010011兩個二進(jìn)制數(shù)相加時，有兩種情況：一種不考慮低位來的進(jìn)位，另一種考慮低位來的進(jìn)位。加法器也因此分為半加器和全加器。半加器全加器兩個4位二進(jìn)制數(shù)相加的過程:半加器和全加器1.半加器（HalfAdder）

不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達(dá)式

邏輯圖1000C011010101000SBA

表3.3.8半加器的真值表C=AB

圖3.3.25（a）用與非門構(gòu)成2.全加器（FullAdder）

全加器的真值表

邏輯表達(dá)式1110111010011100101001110100110010100000CiSiCi-1BiAi

全加器真值表

全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。2.全加器（FullAdder）

全加器的真值表

邏輯表達(dá)式

邏輯圖采用包圍0的方法進(jìn)行化簡得：

(a)邏輯圖二、多位加法器串行進(jìn)位加法器優(yōu)點：簡單缺點：慢74LS2832.超前進(jìn)位加法器基本原理：加到第i位的進(jìn)位輸入信號是兩個加數(shù)第i位以前各位（0~j-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。優(yōu)點：快，每1位的和及最后的進(jìn)位基本同時產(chǎn)生。缺點：電路復(fù)雜。超前進(jìn)位集成4位加法器74LS283

74LS283邏輯框圖

74LS283引腳圖3.超前進(jìn)位加法器的應(yīng)用例1用兩片74LS283構(gòu)成一個8位二進(jìn)制數(shù)加法器。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。三、用加法器設(shè)計組合電路輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100基本原理：若能生成函數(shù)可變換成輸入變量與輸入變量相加例3.3.7：將BCD的8421碼轉(zhuǎn)換為余3碼若能生成函數(shù)可變換成輸入變量與常量相加用集成加法器設(shè)計加減運算的試驗電路試?yán)靡黄奈患杉臃ㄆ骱彤惢蜷T構(gòu)成一個加減法電路解：從而進(jìn)行加減運算,設(shè)計加減法電路如圖.當(dāng)A3A2A1A0=1010，B3B2B1B0=0101，

M=0和1,則S3S2S1S0=？解：當(dāng)M=0時,S=A+B；

當(dāng)M=1時,S=A－B.3.3.5數(shù)值比較器1.數(shù)值比較器的定義及功能1位數(shù)值比較器2位數(shù)值比較器2.集成數(shù)值比較器74LS85集成數(shù)值比較器74LS85的功能數(shù)值比較器的位數(shù)擴展1.數(shù)值比較器的定義及功能輸

入輸

出ABYA>BYA<BYA=B00001010101010011001

1位比較器真值表1.1位數(shù)值比較器

將兩個1位二進(jìn)制數(shù)A、B進(jìn)行比較

數(shù)值比較器就是對兩數(shù)A、B進(jìn)行比較，以判斷其大小的邏輯電路。真值表邏輯表達(dá)式邏輯圖1位數(shù)值比較器的邏輯圖P--169多位數(shù)值比較器的設(shè)計原則先從高位比起,高位不等時，數(shù)值的大小由高位確定。若高位相等,則再比較低位數(shù),比較結(jié)果由低位的比較結(jié)果決定。2.多位數(shù)值比較器74LS8574LS85的引腳圖

74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85比較器不僅能比較兩個4位二進(jìn)制數(shù)的大小，還能接受其它芯片比較結(jié)果的輸出。74LS85的示意框圖3.集成數(shù)值比較器74LS85的功能輸

入輸

出A3B3A2B2A1B1A0B0IA>BIA<BIA=BYA>BYA<BYA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLL