第11講 有限狀態(tài)機(mealy型)的設(shè)計

第11講有限狀態(tài)機(mealy型)設(shè)計電子設(shè)計自動化技術(shù)教學(xué)目的

認識狀態(tài)機及其特點學(xué)習(xí)狀態(tài)轉(zhuǎn)移圖的畫法掌握摩爾（Mealy）型狀態(tài)機的VHDL設(shè)計法狀態(tài)機分類根據(jù)輸出信號產(chǎn)生的機理不同，狀態(tài)機可以分成兩類：摩爾(Moore)型狀態(tài)機--輸出信號僅和狀態(tài)有關(guān)米勒(Mealy)型狀態(tài)機--輸出信號和狀態(tài)、輸入信號有關(guān)4Moore型狀態(tài)機設(shè)計方法摩爾型狀態(tài)機的典型結(jié)構(gòu)4Moore型狀態(tài)機設(shè)計方法

More型狀態(tài)機輸出僅和狀態(tài)機的當前狀態(tài)有關(guān)，與外部輸入無關(guān)，即:

外部輸出是內(nèi)部狀態(tài)的函數(shù)。輸入信號的變化決定當前狀態(tài)的下一狀態(tài)，即次態(tài)。狀態(tài)轉(zhuǎn)移圖描述方式：Si/ZOiData_INi例：設(shè)計一個序列檢測器。要求檢測器連續(xù)收到串行碼{1101}后，輸出檢測標志1，否則輸出0。狀態(tài)機設(shè)計步驟：

①分析設(shè)計要求，列出全部可能狀態(tài)；

②畫出狀態(tài)轉(zhuǎn)移圖；

③用VHDL語言描述狀態(tài)機。4Moore型狀態(tài)機設(shè)計方法

（1）

分析設(shè)計要求，列出全部可能狀態(tài):

未收到一個有效位（0） ：S0

收到一個有效位（1） ：S1

連續(xù)收到兩個有效位（11） ：S2

連續(xù)收到三個有效位（110） ：S3

連續(xù)收到四個有效位（1101） ：S4

4Moore型狀態(tài)機設(shè)計方法（2）

狀態(tài)轉(zhuǎn)移圖:1101S0/0S1/0S2/0S4/1S3/01101010100Si/ZOiData_INi4Moore型狀態(tài)機設(shè)計方法4Moore型狀態(tài)機設(shè)計方法（3）用VHDL語言描述狀態(tài)機定義狀態(tài)機—枚舉類型狀態(tài)轉(zhuǎn)換描述輸出信號描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data：INSTD_LOGIC;

zo :OUTSTD_LOGIC);ENDmoore;

實體設(shè)計12.4Moore型狀態(tài)機設(shè)計方法ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4); SIGNALpstate:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THENCASEpstateis

WHENS0=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;

WHENS1=>IFdata=‘1’THENpstate<=S2;ELSEpstate<=S0; ENDIF;

WHENS2=>IFdata=‘0’THENpstate<=S3;ELSEpstate<=S2; ENDIF;

WHENS3=>IFdata=‘1’THENpstate<=S4;ELSE pstate<=S0; ENDIF;

WHENS4=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;ENDCASE;ENDIF;ENDPROCESS;

zo<=‘1’WHENpstate=s4ELSE‘0’;ENDa; 定義狀態(tài)機輸出信號描述狀態(tài)轉(zhuǎn)移描述ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4); SIGNALpstate:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THENCASEpstateis

WHENS0=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;

WHENS1=>IFdata=‘1’THENpstate<=S2;ELSEpstate<=S0; ENDIF;

WHENS2=>IFdata=‘0’THENpstate<=S3;ELSEpstate<=S2; ENDIF;

WHENS3=>IFdata=‘1’THENpstate<=S4;ELSEpstate<=S0; ENDIF;

WHENS4=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;ENDCASE;ENDIF;ENDPROCESS;

PROCESS(clk)BEGINIFpstate=s4THENzo<=‘1’ELSEzo<=‘0’;ENDPROCESS;ENDa; 說明部分主控組合進程主控時序進程一般狀態(tài)機描述方法說明部分主控時序進程主控組合進程輔助進程LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data:INSTD_LOGIC;

zo:OUTSTD_LOGIC);ENDmoore;ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4);SIGNALcurrent_state,next_state:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THEN

current_state<=next_state;ENDIF;ENDPROCESS;說明部分定義狀態(tài)機主控時序進程

PROCESS(current_state,data)BEGINCASEcurrent_stateis WHENS0=>zo<=0;

IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF; WHENS1=>zo<=0;IFdata=‘1’THENnext_state<=S2;

ELSEnext_state<=S0; ENDIF; WHENS2=>zo<=0;

IFdata=‘0’THENnext_state<=S3;

ELSEnext_state<=S2; ENDIF;WHENS3=>zo<=0;IFdata=‘1’THENnext_state<=S4;ELSE next_state<=S0;

ENDIF; WHENS4=>zo<=1;IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF;ENDCASE;ENDPROCESS;主控組合進程Mealy型狀態(tài)機設(shè)計方法米勒型狀態(tài)機的典型結(jié)構(gòu)

Mealy型狀態(tài)機輸出不僅和存儲電路狀態(tài)有關(guān)，還和外部輸入信號有關(guān)，即:

外部輸出是內(nèi)部狀態(tài)和外部輸入的函數(shù)狀態(tài)圖描述方式：SiData_INi/ZOiMealy型狀態(tài)機設(shè)計方法例：設(shè)計一個序列檢測器。要求檢測器連續(xù)收到串行碼{1101}后，en信號為1輸出檢測標志1，否則輸出0。狀態(tài)機設(shè)計步驟：

①分析設(shè)計要求，列出全部可能狀態(tài)；

②畫出狀態(tài)轉(zhuǎn)移圖；

③用VHDL語言描述狀態(tài)機。4Mealy型狀態(tài)機設(shè)計方法③狀態(tài)轉(zhuǎn)移圖:SiDataEN/ZO1101S411/1S0S1S2S31x/01x/00x/00x/01x/00x/01x/00x/00x/0Mealy型狀態(tài)機設(shè)計方法10/0LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data,en:INSTD_LOGIC;

zo:OUTSTD_LOGIC);ENDmoore;ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4);SIGNALcurrent_state,next_state:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THEN

current_state<=next_state;ENDIF;ENDPROCESS;說明部分定義狀態(tài)機主控時序進程

PROCESS(current_state,data)BEGINCASEcurrent_stateis WHENS0=>zo<=‘0’;

IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF; WHENS1=>zo<=‘0’;IFdata=‘1’THENnext_state<=S2;

ELSEnext_state<=S0; ENDIF; WHENS2=>zo<=‘0’;

IFdata=‘0’THENnext_state<=S3;

ELSEnext_state<=S2; ENDIF;WHENS3=>zo<=‘0’;IFdata=‘1’THENnext_state<=S4;ELSE next_state<=S0;

ENDIF; WHENS4=>IFen=‘1’THENzo<=‘1’;ELSEzo<=‘0’;ENDIF;IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF;ENDCASE;ENDPROCESS;主控組合進程狀態(tài)編碼1狀態(tài)位直接輸出型編碼每一位的編碼值都賦予了實際的控制功能，即：

CS=current_state（4）；A0=current_state（3）；RC=current_state（2）；LOCK=current_state（1）。【例7-7】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD574AISPORT(D:INSTD_LOGIC_VECTOR(11DOWNTO0);CLK,STATUS:INSTD_LOGIC;OUT4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDAD574A;ARCHITECTUREbehavOFAD574AISSIGNALcurrent_state,next_state:STD_LOGIC_VECTOR(4DOWNTO0);

CONSTANTst0:STD_LOGIC_VECTOR(4DOWNTO0):="11100";CONSTANTst1:STD_LOGIC_VECTOR(4DOWNTO0):="00001";CONSTANTst2:STD_LOGIC_VECTOR(4DOWNTO0):="00000";CONSTANTst3:STD_LOGIC_VECTOR(4DOWNTO0):="00100";CONSTANTst4:STD_LOGIC_VECTOR(4DOWNTO0):="00110";SIGNALREGL:STD_LOGIC_VECTOR(11DOWNTO0);SIGNALLK:STD_LOGIC;BEGIN

BEGINCOM1:PROCESS(current_state,STATUS)--主控組合進程beginCASEcurrent_stateISWHENst0=>next_state<=st1;WHENst1=>next_state<=st2;WHENst2=>IF(STATUS='1')THENnext_state<=st2;ELSEnext_state<=st3;ENDIF;WHENst3=>next_state<=st4;WHENst4=>next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;OUT4<=current_state(4DOWNTO1);ENDPROCESSCOM1;

REG:PROCESS(CLK)--主控時序進程

BEGINIF(CLK'EVENTANDCLK='1')THEN

current_state<=next_state;ENDIF;ENDPROCESSREG;

接下頁7.4.2順序編碼表7-3編碼方式【例7-8】...SIGNALCRURRENT_STATE,NEXT_STATE:STD_LOGIC_VECTOR(2DOWNTO0);CONSTANTST0:STD_LOGIC_VECTOR(2DOWNTO0):="000";CONSTANTST1:STD_LOGIC_VECTOR(2DOWNTO0):="001";CONSTANTST2:STD_LOGIC_VECTOR(2DOWNTO0):="010";CONSTANTST3:STD_LOGIC_VECTOR(2DOWNTO0):="011";CONSTANTST4:STD_LOGIC_VECTOR(2DOWNTO0):="100";競賽搶答器設(shè)計定時到工作模式選手號復(fù)位時鐘控制模塊計時模塊計分模塊顯示模塊主持人選手減分加分分數(shù)時間揚聲器數(shù)碼管競賽