ch51半導(dǎo)體存儲器和PLD

5.1.1只讀存儲器（ROM）

5.1.2靜態(tài)隨機(jī)存儲器（SRAM）

5.1.3動態(tài)隨機(jī)存儲器（DRAM）5.1半導(dǎo)體存儲器半導(dǎo)體存儲器隨機(jī)存儲器（RAM）靜態(tài)RAM（StaticRAM）動態(tài)RAM（DynamicRAM）只讀存儲器(ROM)掩膜ROM（MaskROM）可編程ROM（PROM）可擦可編程ROM（EPROM）半導(dǎo)體存儲器的分類

5.1.1只讀存儲器（ROM）基本結(jié)構(gòu)：地址譯碼器、存儲矩陣、輸出緩沖器存儲單元：可以存放1位二進(jìn)制數(shù)的單元電路字單元：存儲單元的組合，具有唯一的地址

5.1.1只讀存儲器（ROM）1.掩膜ROM（1）地址譯碼器Y＆BABY=ABVCCRAW0=A1A0

5.1.1只讀存儲器（ROM）地址譯碼器真值表

地址譯碼器的等效電路A1

A0W0W1W2

W3001000010100100010110001地址譯碼器的函數(shù)表達(dá)式

5.1.1只讀存儲器（ROM）（2）存儲矩陣和輸出緩沖電路A1

A0D3D2D1

D0000011010111101001111111交叉點(diǎn)處接有二極管時相當(dāng)于存1，沒接二極管時相當(dāng)于存0。ROM中存放的數(shù)據(jù)

5.1.1只讀存儲器（ROM）存儲矩陣結(jié)構(gòu)2.PROM00101111

熔絲

5.1.1只讀存儲器（ROM）（1）UVEPROM（Ultra-violeterasablePROM

）

5.1.1只讀存儲器（ROM）（2）E2PROM（3）FlashMemory3.EPROM

存儲單元的結(jié)構(gòu)（1）UVEPROM（Ultra-violeterasablePROM

）

SIMOS管

浮置柵無電荷，管子導(dǎo)通，相當(dāng)于存1

浮置柵有電荷，管子截止，相當(dāng)于存0

5.1.1只讀存儲器（ROM）

5.1.1只讀存儲器（ROM）（2）E2PROM隧道MOS管

5.1.1只讀存儲器（ROM）（3）FlashMemory疊柵MOS管

5.1.1只讀存儲器（ROM）

5.1.1只讀存儲器（ROM）類型存儲單元相同點(diǎn)寫0擦除UVEPROMSIMOS管浮柵中無負(fù)電荷，存儲在控制柵加高電壓紫外線照射E2PROM隧道MOS管單元相當(dāng)于存1，有負(fù)電在控制柵加高電壓控制柵接地，漏極加一正電壓FlashMemory疊柵MOS管荷相當(dāng)于存0在控制柵加高電壓控制柵接地，源極加一正電壓（1）地址譯碼器（2）存儲矩陣（3）讀寫控制電路

5.1.2靜態(tài)隨機(jī)存儲器1.SRAM的結(jié)構(gòu)和工作原理（1）地址譯碼器缺點(diǎn)：當(dāng)存儲器的存儲容量很大時，地址譯碼器輸出的字線將會非常多，譯碼器的電路結(jié)構(gòu)也變得十分復(fù)雜，5.1.2靜態(tài)隨機(jī)存儲器x0x1行譯碼器1列譯碼器031992336332A0A4A3A2A1A5A9A8A7A6Dy0y1y31x311023993D00000111111111100000B=3E0H=9925.1.2靜態(tài)隨機(jī)存儲器（2）讀寫控制電路存儲矩陣10010當(dāng)CE=0，OE=0時，進(jìn)行讀操作；當(dāng)CE=0，WE=0時，進(jìn)行寫操作；010015.1.2靜態(tài)隨機(jī)存儲器2.SRAM靜態(tài)存儲單元VT1、VT2、VT3及VT4構(gòu)成SR鎖存器T5及T6是行選管5.1.2靜態(tài)隨機(jī)存儲器3.SRAM的讀寫時序讀時序?qū)憰r序5.1.2靜態(tài)隨機(jī)存儲器4管動態(tài)存儲單元單管動態(tài)存儲單元1.動態(tài)存儲單元5.1.3動態(tài)隨機(jī)存儲器2.DRAM的基本結(jié)構(gòu)5.1.3動態(tài)隨機(jī)存儲器5.1.4存儲器容量的擴(kuò)展1.位擴(kuò)展2.字?jǐn)U展5.1.4存儲器容量的擴(kuò)展小結(jié)在只讀存儲器（ROM）中，介紹了掩膜ROM、PROM、EPROM等不同類型ROM的工作原理和特點(diǎn)。在隨機(jī)存儲器（RAM）中，介紹了靜態(tài)隨機(jī)存儲器（SRAM）和動態(tài)隨機(jī)存儲器（DRAM）的工作原理和特點(diǎn)。本章的重點(diǎn)和難點(diǎn)：存儲器擴(kuò)展存儲容量的方法、用存儲器設(shè)計組合邏輯電路的概念。5.2.1概述5.2可編程邏輯器件5.2.2簡單可編程邏輯器件SPLD5.2.3復(fù)雜可編程邏輯器件CPLD5.2.4現(xiàn)場可編程門陣列FPGA1.可編程邏輯器件的分類5.2.1概述任何組合邏輯電路都可表示為與—或表達(dá)式：2.可編程邏輯器件的基本結(jié)構(gòu)任何時序邏輯電路都可組合邏輯電路和觸發(fā)器組成。5.2.1概述3.與—或陣列的兩種物理實(shí)現(xiàn)形式用實(shí)際的與—或電路實(shí)現(xiàn)由查找表（LUT）實(shí)現(xiàn)

查找表（LookUpTable）實(shí)際上是用靜態(tài)存儲器（SRAM）構(gòu)成函數(shù)發(fā)生器。

5.2.1概述【例1】用4變量LUT實(shí)現(xiàn)如圖5.2-4所示的組合邏輯電路。ABCDFABCDF00000100000001010010001001010000111101110100011001010101101101100111010111111111將真值表的輸出0、0、0、1、0、0、0、1、0、0、0、1、1、1、1、1依次存入SRAM中的存儲單元.5.2.1概述1.可編程只讀存儲器PROM特點(diǎn)：與陣列固定、或陣列可編程與陣列最小項或陣列最小項的和項5.2.1簡單可編程邏輯器件PLD的邏輯符號特殊表示方法5.2.1簡單可編程邏輯器件例：用PROM實(shí)現(xiàn)以下邏輯函數(shù)：

對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，造成浪費(fèi)

5.2.1簡單可編程邏輯器件例

用ROM實(shí)現(xiàn)一個2位二進(jìn)制加法器。真值表中的輸出值000、001、010、011、001、010、011、100、010、011、100、101、011、100、101和110依次存入ROM的16個字單元即可。5.2.1簡單可編程邏輯器件2.可編程邏輯陣列PLA（ProgrammableLogicArray）特點(diǎn)：與陣列、或陣列均可編程5.2.1簡單可編程邏輯器件例：用PLA實(shí)現(xiàn)邏輯函數(shù)5.2.1簡單可編程邏輯器件3.可編程陣列邏輯PAL（ProgrammableArrayLogic）

PAL的與陣列可編程，或陣列是固定的。

5.2.1簡單可編程邏輯器件例用PAL實(shí)現(xiàn)1位全加器。5.2.1簡單可編程邏輯器件帶異或門的PAL結(jié)構(gòu)m2m3m7F(A,B,C)F(A,B,C)=105.2.1簡單可編程邏輯器件

當(dāng)EN為0時，三態(tài)緩沖器輸出為高阻態(tài)，對應(yīng)的I／O引腳作為輸入使用；

當(dāng)EN為1時，三態(tài)緩沖器處于工作狀態(tài)，對應(yīng)的I／O引腳作為輸出使用。輸出端經(jīng)過一個互補(bǔ)輸出的緩沖器反饋到與邏輯陣列上。EN5.2.1簡單可編程邏輯器件寄存器型輸出結(jié)構(gòu)PAL適合于實(shí)現(xiàn)計數(shù)器、移位寄存器等時序邏輯電路5.2.1簡單可編程邏輯器件

陣列容量較小，

片內(nèi)觸發(fā)器資源不足,不能適用于規(guī)模較大的數(shù)字電路。

輸入、輸出控制不夠完善，限制了芯片硬件資源的利用率和它與外部電路連接的靈活性。

編程下載必須將芯片插入專用設(shè)備，使得編程不夠方便，設(shè)計人員企盼提供一種更加直捷、不必拔插待編程芯片就可下載的編程技術(shù)。存在的問題5.2.1簡單可編程邏輯器件

CPLD是由簡單可編程邏輯器件發(fā)展起來的,其主體結(jié)構(gòu)仍是與或陣列。

自從90年代初Lattice公司高性能的具有在系統(tǒng)可編程ISP(InSystemProgrammable)功能的CPLD以來，CPLD獲得了迅速發(fā)展。

Altera公司MAX7000S系列，MAX3000A系列，MAXII系列。5.2.2復(fù)雜可編程邏輯器件CPLDMAX3000A系列CPLD特點(diǎn)基于E2PROM工藝，3.3V供電；支持在系統(tǒng)編程（InSystemProgrammable，ISP）技術(shù)；多電壓I/O接口，可以與3.3V和5V器件接。特性EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A可用門60012502500500010000宏單元3264128256512邏輯陣列塊2481632最多I/O引腳346898161208fCNT（MHz）227.3222.2192.3126.6復(fù)雜可編程邏輯器件CPLD

CPLD由邏輯陣列塊LAB、可編程內(nèi)連陣列PIA和I/O控制塊等幾部分構(gòu)成。5.2.2復(fù)雜可編程邏輯器件CPLD宏單元的結(jié)構(gòu)和原理5.2.2復(fù)雜可編程邏輯器件CPLD串行數(shù)據(jù)檢測電路CPLD實(shí)現(xiàn)5.2.2復(fù)雜可編程邏輯器件CPLD通過在可編程連線陣上布線，將不同的LAB相互連接，構(gòu)成所需邏輯。MAX3000A的專用輸入、I/O引腳和宏單元輸出都連接到PIA，而PIA把這些信號送到器件內(nèi)的各個地方。MAX3000A的PIA具有固定延時，從而消除了信號之間的延遲偏移，使時間性能更容易預(yù)測。可編程連線陣列PIA

5.2.2復(fù)雜可編程邏輯器件CPLD

I/O控制塊三態(tài)緩沖器5.2.2復(fù)雜可編程邏輯器件CPLD

多電壓（Multivolt）I/O接口VCCINT接3.3V電源當(dāng)VCCIO接2.5V電源，輸出電平與2.5V系統(tǒng)兼容當(dāng)VCCIO接3.3V電源，輸出電平與3.3V系統(tǒng)或5V系統(tǒng)兼容5.2.2復(fù)雜可編程邏輯器件CPLD5.2.3現(xiàn)場可編程門陣列FPGA

FPGA是一種高密度的可編程邏輯器件。

主流芯片

Altera公司：Cyclone系列，CycloneII系列，CycloneIII系列

CycloneII系列器件性能對照表特性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70LEs4608825618752332165052868416M4KRAM塊263652105129250總比特數(shù)1198081658882396164838405944321152000嵌入式乘法器1318263586150PLLs224444最多I/O引腳1581823154754506225.2.3現(xiàn)場可編程門陣列FPGACycloneII系列FPGA結(jié)構(gòu)5.2.3現(xiàn)場可編程門陣列FPGA邏輯單元LE

5.2.3現(xiàn)場可編程門陣列FPGA例：如果要實(shí)現(xiàn)一個3線-8線譯碼器，需要多少個邏輯單元。

3線-8線譯碼器有3個輸入和8