超大規(guī)模集成電路設(shè)計(jì)課件

超大規(guī)模集成電路設(shè)計(jì)概述第一部分集成電路基礎(chǔ)第二部分集成電路的結(jié)構(gòu)設(shè)計(jì)第三部分超大規(guī)模集成電路1.1概述集成電路產(chǎn)業(yè)---戰(zhàn)略性的高技術(shù)產(chǎn)業(yè)，是電子信息領(lǐng)域的核心動(dòng)力產(chǎn)業(yè)。超大規(guī)模IC的特點(diǎn)---集成度高、功能豐富，強(qiáng)大、產(chǎn)業(yè)化程度高。產(chǎn)業(yè)分工模式----設(shè)計(jì)業(yè)、芯片加工業(yè)、封裝業(yè)（測(cè)試服務(wù)）拉動(dòng)多個(gè)產(chǎn)業(yè)（技術(shù)）的發(fā)展---電子材料，微電子工藝技術(shù)及加工裝備，計(jì)算機(jī)軟件（設(shè)計(jì)工具），封裝、測(cè)試設(shè)備及技術(shù)等。促進(jìn)科學(xué)、工程技術(shù)理念的創(chuàng)新（創(chuàng)意）1.2集成電路的基本制造工藝★雙極型集成電路制造工藝

▼集成npn晶體管▼集成pnp晶體管▼集成無源元件方塊電阻：R□＝ρ/H電阻：R=ρL/S=ρL/WH

＝R□L/W電阻特性：方塊電阻電阻精度溫度特性：溫度系數(shù)電壓特性：電壓系數(shù)（電阻值隨所加電壓的變化)匹配程度外延層電阻雙極型集成電阻參數(shù)★MOS集成電路工藝3DPerspectivePolysiliconAluminum★雙極型集成電路工藝流程襯底氧化埋層光刻埋層擴(kuò)散外延N層氧化隔離區(qū)光刻隔離區(qū)擴(kuò)散基區(qū)（P區(qū)）光刻基區(qū)擴(kuò)散發(fā)射區(qū)光刻發(fā)射區(qū)擴(kuò)散光刻引線孔蒸發(fā)金屬（鋁）電極光刻金屬（鋁）電極PPPPNNNNNNN+N+N+N+雙極型集成電路工藝版圖N溝道硅柵E/DMOS集成電路版圖D-NMOSAF=AVCCVEEE-NMOSCMOSProcessCMOSProcessWalk-Throughp+p-epi(a)Basematerial:p+substratewithp-epilayerp+(c)Afterplasmaetchofinsulatingtrenchesusingtheinverseoftheactiveareamaskp+p-epiSiO23SiN4(b)Afterdepositionofgate-oxideandsacrificialnitride(actsasabufferlayer)CMOSProcessWalk-ThroughSiO2(d)Aftertrenchfilling,CMPplanarization,andremovalofsacrificialnitride(e)Aftern-wellandVTpadjustimplantsn(f)Afterp-wellandVTnadjustimplantspCMOSProcessWalk-Through(g)After

polysilicondepositionandetchpoly(silicon)(h)Aftern+source/drainandp+source/drainimplants.Thesep+n+stepsalsodopethepolysilicon.(i)AfterdepositionofSiO2insulatorandcontactholeetch.SiO2CMOSProcessWalk-Through(j)AfterdepositionandpatterningoffirstAllayer.Al(k)AfterdepositionofSiO2insulator,etchingofvia’s,depositionandpatterningofsecondlayerofAl.AlSiO2DesignRulesInterfacebetweendesignerandprocessengineerGuidelinesforconstructingprocessmasksUnitdimension:Minimumlinewidthscalabledesignrules:lambdaparameterabsolutedimensions(micronrules)CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)GreenLayersin0.25mmCMOSprocessIntra-LayerDesignRulesMetal243TransistorLayoutViasandContactsSelectLayerCMOSInverterLayoutLayoutEditorDesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.SticksDiagram13InOutVDDGNDStickdiagramofinverterDimensionlesslayoutentitiesOnlytopologyisimportantFinallayoutgeneratedby

“compaction”program★集成電路中的寄生效應(yīng)對(duì)于一個(gè)三極管(兩個(gè)PN結(jié))的EM模型有下面的數(shù)學(xué)描述關(guān)鍵問題是要減小I3,減小I3,就要減小αSF,,就可以減系小ISNPN晶體管處于飽和區(qū)VBE-NPN。〉0；VBC-NPN〉0；

VBC-PNP〈0；寄生PNP管道通，NPN管的基極電流減小，NPN管飽和不可靠。解決的辦法：減少寄生PNP管的電流增益。采用增大PNP管的基區(qū)寬度（埋層工藝），增加大量的復(fù)合中心使少子壽命減少（摻金工藝）等。NPN晶體管處于正向工作區(qū)和截止區(qū)VBC-NPN〈0；VBE-PNP〈0；

VBC-PNP〈VSC〈0；IS≈0

寄生PNP晶體管的影響可以忽略NPN晶體管處于反向工作區(qū)VBE-NPN〈0；VBC-NPN〉0；

VBE-PNP〉0；VBC-PNP〈0IS≈-asfICSeVbc/Vt寄生PNP管道通使反向NPN管的電流減少擴(kuò)散電容反映晶體管內(nèi)可動(dòng)少字存儲(chǔ)電荷與所加偏壓的關(guān)系，PN結(jié)反偏時(shí)，少子是耗盡的，所以CD可以不考慮。晶體管處于正向工作區(qū)時(shí)，只需考慮CDE晶體管處于反向工作區(qū)時(shí)，只需考慮CDC晶體管處于飽和區(qū)時(shí)，需考慮CDC、CDEτF=少子正向渡越時(shí)間τR=少子反向渡越時(shí)間雙極工藝與MOS工藝之間的特點(diǎn)

雙極工藝

MOS工藝元器件之間需要隔離元器件之間不需要隔離以制造元器件為單元以制造電路為單元多層擴(kuò)散,元件所占面積大單層擴(kuò)散,元件所占面積小電流驅(qū)動(dòng)元件,有電阻,電阻占面積大;輸入阻抗低電壓驅(qū)動(dòng)元件,無電阻或少電阻;輸入阻抗高功耗大功耗小電流驅(qū)動(dòng)能力強(qiáng),輸出阻抗低電流驅(qū)動(dòng)能力小;輸出阻抗較高頻率特性好MOS電容影響頻率特性集成度較低集成度高模擬集成電路數(shù)字集成電路第二部分集成電路的電路結(jié)構(gòu)多發(fā)射極晶體管結(jié)構(gòu)一、TTL電路抗飽和TTL電路—肖特基電路肖特基勢(shì)壘的正向?qū)妷罕萈N結(jié)（Si）低0.2V,溫度系數(shù)小(-1.4mv/℃;PN結(jié)為200mv/℃).肖特基結(jié)是多子導(dǎo)電,轉(zhuǎn)換速度快,使得結(jié)電容充放電快.用作C,B鉗位,可防止晶體管過度飽和,提高轉(zhuǎn)換速度.pnN+pN+Ceb劃分隔離區(qū)TTL電路以“與非”門為基本電路單元進(jìn)行邏輯擴(kuò)展：前級(jí)多發(fā)射極結(jié)構(gòu)和末極“圖騰柱‘輸出不變；只要改變中間”邏輯功能”級(jí)就可以得到多種組合邏輯功能電路。如：將“圖騰柱”的上部分去掉，讓其開路，形成集電極開路門（“OC”門）。TSLG和OC門可作“線與”使用TTL電平標(biāo)準(zhǔn)：

H：5V（大于4V）

L：0V（小于1V）ECL電路結(jié)構(gòu)及參數(shù)電流開關(guān)，輸入電平的變化使得電流分配改變，邏輯電平改變。參考電壓確定；邏輯電平。射極輸出，帶負(fù)載能力強(qiáng)。整個(gè)電路靜態(tài)處于放大區(qū)，狀態(tài)轉(zhuǎn)換速度快。電路的功耗大，以犧牲功耗贏得速度。ECL電路以”或非”門為邏輯單元進(jìn)行邏輯擴(kuò)展兩個(gè)電流開關(guān)串聯(lián)

單管邏輯門在中、大規(guī)模集成電路中，邏輯級(jí)往往在中間，要實(shí)現(xiàn)復(fù)雜的邏輯功能，主要靠中間邏輯門。中間邏輯門要求電路簡單（使用元件少，有利于集成），要求功耗小（因?yàn)橹虚g級(jí)不帶負(fù)載）。ABFVCCABCFVCCABVCCF雙極型集成電路具有電流驅(qū)動(dòng)能力好，頻率特性好，速度快等優(yōu)點(diǎn)。但是，雙極型電路工藝需要隔離區(qū)，電阻元件控制電流。這就造成所占芯片面積大，集成度低，同時(shí)電阻控制電流的方法使得各邏輯級(jí)的驅(qū)動(dòng)不均衡，影響電路的性能。

I2L電路是雙極型集成電路。其思想是：1、利用橫向晶體管實(shí)現(xiàn)電流驅(qū)動(dòng)（注入），代替電阻。2、利用晶體管電流驅(qū)動(dòng)能力強(qiáng)的特性，多集電極OC輸出。以實(shí)現(xiàn)最小邏輯單元為目的（“非”門）電阻控制電流橫向PNP晶體管注入電流I2L電路簡易版圖表達(dá)注入條MOS電路基本結(jié)構(gòu)一、MOS管特性MOS管的特性要求：1、功耗小—負(fù)載管的電流要小。2、速度快—輸入級(jí)的頻率響應(yīng)要好。同理分析不難得出MOS邏輯電路的邏輯單元

根據(jù)前面直流特性表中數(shù)據(jù)，得出：根據(jù)前面第三區(qū)的表達(dá)式：令：P動(dòng)+P靜=PCMOS邏輯單元及部件CMOS邏輯結(jié)構(gòu)的變化特別是PMOS管的數(shù)目（因?yàn)镹阱PMOS管的面積大）例如一個(gè)8選1的MUX......CMOS傳輸門多路開關(guān)版圖多米諾CMOS的邏輯部件動(dòng)態(tài)CMOS邏輯模塊MOS邏輯的其他部件結(jié)構(gòu)同步觸發(fā)器基本觸發(fā)器第三部分：超大規(guī)模集成電路（VLSI）超大規(guī)模集成電路的特點(diǎn)：1、構(gòu)成VLSI的器件：MOS、CMOS、I2L。2、邏輯電路及子系統(tǒng)規(guī)范設(shè)計(jì)。3、“自頂而下”（TOP-DOWN）設(shè)計(jì)流程非用戶定制通用電路器件、通用工藝標(biāo)準(zhǔn)。比如：TTL、ECL、存儲(chǔ)器、通用單片機(jī)等。用戶定制用戶專用電路。全定制、定制、半定制。全定制電路是用戶專用電路，采用性能優(yōu)化設(shè)計(jì)（邏輯、電路結(jié)構(gòu)、版圖、物理特性等）。設(shè)計(jì)工作效率較低。定制電路的特點(diǎn)是：庫單元支撐、設(shè)計(jì)自由度大。7、綜合設(shè)計(jì)方法將各種方法熔入芯片設(shè)計(jì)中，特別是全定制電路，有利于提高設(shè)計(jì)效率。用戶定制電路在當(dāng)前越來越成為主流。這是由于當(dāng)今電路系統(tǒng)的復(fù)雜性增大，自由度構(gòu)造靈活，用途隨機(jī)性強(qiáng)。在ASIC、SOC、SOPC電路中廣泛應(yīng)用。例如：TTL門×√練習(xí)：用柵格結(jié)構(gòu)作出下面邏輯函數(shù)和邏輯圖的連線版圖1、2、提高走線的利用率是門海法的主要矛盾高密度PLD規(guī)范布局、布線，使得具有固定和可預(yù)測(cè)的連線延遲。四周的I/O和布線區(qū)允許邏輯最后修改，而不改變外部的管腳位置。CLB這個(gè)模塊具有較強(qiáng)的邏輯功能，規(guī)模并不大，是有限組合邏輯。是標(biāo)準(zhǔn)化的結(jié)構(gòu)。1、采用LUT（lookuptable)Io………………I4OUT.....…..............F{I}RAMMUX{I}F{I}LUT{I}F{I}LUT