第四章 MOS邏輯集成電路-4

本章主題MOSFET結(jié)構(gòu)及工作原理（補(bǔ)充）CMOS基本邏輯單元靜態(tài)邏輯和動(dòng)態(tài)CMOS電路BiCMOS邏輯集成電路MOS存儲(chǔ)器2/2/2023CMOS靜態(tài)邏輯電路靜態(tài)邏輯門(mén)的特點(diǎn)（互補(bǔ)類(lèi)型）與非門(mén)特性組合邏輯電路的設(shè)計(jì)類(lèi)NMOS電路2/2/2023靜態(tài)邏輯門(mén)的特點(diǎn)一定實(shí)現(xiàn)帶“非”的功能Y=F(x1,x2,…,xn)規(guī)律NMOS：串與并或-下拉網(wǎng)絡(luò)PMOS：串或并與-上拉網(wǎng)絡(luò)每個(gè)輸入同時(shí)接一個(gè)NMOS和PMOS， N輸入邏輯門(mén)需要2N個(gè)管子保持了無(wú)比電路的優(yōu)點(diǎn)噪聲容限比反相器小PullupnetPulldownnet2/2/2023ABA+BABA?BNMOS串與并或2/2/2023ABABABA＋BPMOS串或并與2/2/2023ABA?BABABF001011101110AB例：CMOS與非門(mén)A?B=A+B[!(A?B)=!A+!Bor!(A&B)=!A|!B]2/2/2023A+B=A?B[!(A+B)=!A?!Bor!(A|B)=!A&!B]例：CMOS或非門(mén)A+BABABF001010100110ABAB2/2/2023Example:Y=A(B+C)+D2/2/2023課堂練習(xí)F=not（AB+C（D+E））2/2/2023靜態(tài)邏輯門(mén)電路串聯(lián)方式工作，相當(dāng)于溝道長(zhǎng)度增加并聯(lián)方式工作，相當(dāng)于溝道寬度增加存在襯底偏置效應(yīng)2/2/2023回顧模型2估算中結(jié)論上升時(shí)間下降時(shí)間以等效反相器的方法來(lái)分析電路下面以與非門(mén)為例2/2/2023與非門(mén)特性電路和版圖（82頁(yè)圖4-20、138頁(yè)圖5-40）電壓傳輸特性等效于反相器的分析假設(shè)NMOS管參數(shù)相同；PMOS管參數(shù)相同由于nMOS管串聯(lián)，所以Ineff=IDn1=IDn2=>kneff=kn/2=>kn/N由于pMOS管并聯(lián)，所以Ipeff=IDp1+IDp2=>kpeff=2kp=>Nkpβoeff=N2βo噪聲容限（圖4-21b）低電平噪聲容限：僅有一端輸入，其余接高電平（最壞情況）高電平噪聲容限：作為輸入端（同步變化）例題：若有一CMOS與非門(mén)有n個(gè)輸入端，αn=αp=0.2，βo=1分別求n=4或n=9時(shí)的中值電壓VT？當(dāng)n個(gè)輸入端中n-1個(gè)固定在高電平時(shí)分別求n=4或n=9時(shí)的中值電壓VT？若要求此與非門(mén)有對(duì)稱(chēng)的噪聲容限，求βo？轉(zhuǎn)換電平向VDD移動(dòng)2/2/2023n輸入與非門(mén)的直流電壓傳輸特性K導(dǎo)電因子oCMOS比例因子歸一電平噪聲容限小于VDD/2噪聲容限小于VDD/22/2/2023四輸入與非門(mén)的設(shè)計(jì)工作電壓5V，VTN=-VTP=1V，采用特征尺寸為0.6微米的工藝。求設(shè)計(jì)中PMOS、NMOS的溝道寬度？2/2/2023MOS管在線(xiàn)性區(qū)域的電阻值很小，而在飽和時(shí)的電阻值很大2/2/2023與非門(mén)的開(kāi)關(guān)特性采用等效反相器分析電路將（4-19、20）式中的k因子用有效k因子代替討論在輸入端增加時(shí)，pMOS有效增益因子會(huì)大于nMOS有效增益因子欲使上升時(shí)間和下降時(shí)間相等，在假設(shè)電子遷移率為空穴遷移率的兩倍時(shí)，必須增大MOS管的寬長(zhǎng)。例題：設(shè)計(jì)一個(gè)二輸入CMOS與非門(mén)，要求在驅(qū)動(dòng)1PF外部負(fù)載電容情況下，工作頻率不大于1000MHZ，采用0.6微米CMOS工藝。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假設(shè)上升沿時(shí)間=下降沿時(shí)間，由它們與最大工作頻率的關(guān)系式得到此時(shí)間值（2）考慮最壞情況下只有一個(gè)PMOS管充電，忽略寄生電容。（3）采用（4-19、20）計(jì)算上升、下降時(shí)間常數(shù)，由此時(shí)間常數(shù)的計(jì)算公式代入合適的有效遷移率的值得到PMOS的寬：14.28微米；而NMOS的寬：13.8微米總結(jié)：在要求全對(duì)稱(chēng)噪聲容限和要求上升沿、下降沿時(shí)間相等的對(duì)稱(chēng)性，得到的設(shè)計(jì)結(jié)果不同?？筛鶕?jù)電路的要求來(lái)選擇設(shè)計(jì)的途徑2/2/2023或非門(mén)（NOR）分析有效k因子最壞情況分析設(shè)計(jì)一個(gè)二輸入CMOS或非門(mén)，要求在驅(qū)動(dòng)1PF外部負(fù)載電容情況下，工作頻率不大于1000MHZ，采用0.6微米CMOS工藝。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假設(shè)上升沿時(shí)間=下降沿時(shí)間，由它們與最大工作頻率的關(guān)系式得到此時(shí)間值（2）考慮最壞情況下只有一個(gè)NMOS管放電，忽略寄生電容。（3）采用（4-19、20）計(jì)算上升、下降時(shí)間常數(shù)，由此時(shí)間常數(shù)的計(jì)算公式代入合適的有效遷移率的值得到PMOS的寬：28.56微米；而NMOS的寬：6.9微米2/2/2023組合邏輯電路的設(shè)計(jì)“與或非”門(mén)設(shè)計(jì)F=A(B+C)+D邏輯電路，要求驅(qū)動(dòng)1PF電容，上升、下降沿時(shí)間為10ns，工作電壓：5伏，采用1.5微米工藝，氧化層厚度：30納米，VTn=0.8伏、VTp=-0.9伏，電子遷移率為400cm2/VS、空穴遷移率為180cm2/VS。設(shè)計(jì)題，如何完成邏輯電路的版圖采用等效反相器分析電路由（4-19、20）求出上升、下降時(shí)間常數(shù)分析最壞情況、注意對(duì)稱(chēng)性，得到每個(gè)管子的k因子要求面積最小，所以管子的長(zhǎng)就是工藝的特征尺寸求得每個(gè)管子的寬度2/2/2023復(fù)雜數(shù)字電路設(shè)計(jì)實(shí)例課堂討論：Y=not（A（B+C）+DE）2/2/2023實(shí)現(xiàn)不帶“非”的功能考慮加一級(jí)非門(mén)，至少用兩級(jí)門(mén)Y=ABC=ABC=A+B+C加在輸入級(jí)：將外界輸入信號(hào)轉(zhuǎn)為合適的CMOS電平，起緩沖作用加在輸出級(jí)：有利于提高驅(qū)動(dòng)性設(shè)計(jì)一電路Y=ABCDEFGH方案一：Y=ABCDEFGH；缺點(diǎn)：扇入太大方案二：Y=ABCD+EFGH方案三：Y=AB+CD·EF+GH總結(jié)：在邏輯設(shè)計(jì)中并不是邏輯門(mén)數(shù)越少，性能越好，要考慮個(gè)邏輯門(mén)的性能。扇入太大，性能不好。2/2/2023帶緩沖級(jí)的CMOS門(mén)電路在輸出端或者輸入端附加倒相器作為緩沖器在輸出端和輸入端同時(shí)都加倒相器作為緩沖器2/2/2023鏡像電路基于串-并聯(lián)邏輯門(mén)速度快具有較為一致的版圖例如XOR異或門(mén)電路設(shè)計(jì)XNOR異或非門(mén)電路設(shè)計(jì)由真值表出發(fā)輸出為零意味著一個(gè)NMOS鏈導(dǎo)通接地；輸出為1意味著一組PMOS從電源得到電流邏輯電路2/2/2023類(lèi)NMOS電路（88頁(yè)）類(lèi)NMOS電路結(jié)構(gòu)NMOS邏輯塊+一個(gè)PMOS負(fù)載管類(lèi)PMOS電路結(jié)構(gòu)PMOS邏輯塊+一個(gè)NMOS負(fù)載管類(lèi)NMOS電路性能直流特性PMOS：當(dāng)Vout＞-VTp，工作在線(xiàn)性區(qū) 當(dāng)Vout≤-VTp，工作在飽和區(qū)NMOS：當(dāng)Vin≤VTn，工作在截止區(qū) 當(dāng)0＜Vin-VTn≤Vout，工作在飽和區(qū)當(dāng)Vout＜Vin-VTn≤VDD，工作在線(xiàn)性區(qū)類(lèi)NMOS電路特點(diǎn)優(yōu)點(diǎn)：節(jié)省面積、提高集成度、提高散入系數(shù)缺點(diǎn)：靜態(tài)功耗增大、電性能變差2/2/2023類(lèi)NMOS電路（有比電路）有比電路的種類(lèi)目的：降低互補(bǔ)CMOS中晶體管邏輯的晶體管的數(shù)目輸出電壓為PDN和負(fù)載的分壓比，有比需要設(shè)計(jì)合適的電阻（MOSFET尺寸）比2/2/2023類(lèi)NMOS電路單個(gè)負(fù)載管代替了PUN網(wǎng)絡(luò)，在大扇入負(fù)載門(mén)電路中有吸引力一個(gè)有N個(gè)輸入的門(mén)只需N＋1個(gè)晶體管，可使面積減小，寄生電容減少。由于每個(gè)輸入只接一個(gè)晶體管，這對(duì)前級(jí)門(mén)來(lái)說(shuō)負(fù)載很小。但是代價(jià)是靜態(tài)功耗。類(lèi)NMOS門(mén)在對(duì)速度要求高，或大部分輸出都為高的電路中很有用。2/2/2023類(lèi)NMOS電路（偽NMOS電路）和互補(bǔ)CMOS類(lèi)似減少了晶體管數(shù)目，減少了面積和負(fù)載，但存在靜態(tài)功耗?。?！輸出低電平輸出高電平2/2/2023例題考慮一個(gè)CMOS工藝，VDD=5V，VTn=0.7V，VTp=-0.8V，k’n=150μA/V2，及k’p=68μA/V2。一個(gè)準(zhǔn)nMOS反相器的尺寸為NMOS：W/L=4；PMOS：W/L=6NMOS：W/L=8；PMOS：W/L=2分別求出這個(gè)反相器的輸出電壓？VOH=VDD=5VVOL=1.75VVOL=0.24V?2/2/2023自適應(yīng)負(fù)載的類(lèi)NMOS電路等待時(shí)大pMOSM1不通，省功耗工作時(shí)大pMOSM1導(dǎo)通，提速度2/2/2023差分CMOS邏輯電路DifferentialCascodeVoltageSwitchLogic(DCVSL)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2PDN1和PDN2是實(shí)現(xiàn)互補(bǔ)的邏輯，它們交替工作，實(shí)現(xiàn)所需的邏輯功能及其反相值。沒(méi)有靜態(tài)直流功耗2/2/2023等效負(fù)載電阻上升、下降時(shí)間非對(duì)稱(chēng)存在靜態(tài)功耗2/2/2023設(shè)計(jì)時(shí)的注意點(diǎn)：類(lèi)NMOS電路為了減少靜態(tài)功耗，流過(guò)負(fù)載管的電流IL應(yīng)當(dāng)?shù)蜑榱说玫胶侠淼腘ML，VOL＝ILRPDN應(yīng)當(dāng)?shù)蜑榱藴p小IL應(yīng)當(dāng)高為了減小RPDN應(yīng)當(dāng)?shù)万?qū)動(dòng)管和負(fù)載管的比例要求1、2、3有矛盾，即越快的門(mén)意味著越大的靜態(tài)功耗和越小的噪聲容限。2/2/2023類(lèi)NMOS電路設(shè)計(jì)設(shè)計(jì)一類(lèi)NMOS電路，要求其轉(zhuǎn)折電壓在工作電壓的二分之一處。VDD=5V；VTn=-VTp=1V；2/2/2023三態(tài)電路反相的三態(tài)電路增加三態(tài)器件非反相的三態(tài)電路在前者電路的輸入端增加一個(gè)通常的靜態(tài)反相器DatafEnDatafEn2/2/2023思考題采用靜態(tài)邏輯門(mén)如何實(shí)現(xiàn)異或\同或邏輯？全加器多路復(fù)用器multiplexer要求速度高、面積小、扇入系數(shù)小組合邏輯電路2/2/2023全加器設(shè)計(jì)一位加法器電路半加器：全加器：多位加法器曼徹斯特進(jìn)位鏈2/2/2023作業(yè)有一個(gè)用相同NFET的NAND3門(mén)，管子的寬長(zhǎng)比為4：1。K‘n=120uA/V2，