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文檔簡介
第7章存儲器和復(fù)雜可編程邏輯器件7.1只讀存儲器7.2隨機(jī)存取存儲器7.3復(fù)雜可編程邏輯器件*7.4現(xiàn)場可編程門陣列*7.5用EDA技術(shù)和可編程器件的設(shè)計(jì)例題教學(xué)基本要求:1、掌握半導(dǎo)體存儲器字、位、存儲容量、地址等基本概念;2、掌握RAM、ROM的工作原理及典型應(yīng)用;3、了解存儲器的存儲單元的組成及工作原理;4、了解CPLD、FPGA的結(jié)構(gòu)及實(shí)現(xiàn)邏輯功能的編程原理。概述半導(dǎo)體存儲器能存放大量二值信息的半導(dǎo)體器件。存儲器的主要性能指標(biāo):存取時(shí)間多長——存儲速度存儲數(shù)據(jù)量多大——存儲容量
可編程邏輯器件是一種通用器件,其邏輯功能是由用戶通過對器件的編程來設(shè)定的。它具有集成度高、結(jié)構(gòu)靈活、處理速度快、可靠性高等優(yōu)點(diǎn)。7.1只讀存儲器7.1.1ROM的定義與基本結(jié)構(gòu)7.1.2二維譯碼7.1.3可編程ROM7.1.4集成電路ROM7.1.5ROM的讀操作與定時(shí)圖7.1.6ROM應(yīng)用舉例存儲器
RAM(Random-AccessMemory)
ROM(Read-OnlyMemory)RAM(隨機(jī)存取存儲器):
在運(yùn)行狀態(tài)可以隨時(shí)進(jìn)行讀或?qū)懖僮?。存儲的?shù)據(jù)必須有電源供應(yīng)才能保存,一旦掉電,數(shù)據(jù)全部丟失。ROM(只讀存儲器):在正常工作狀態(tài)只能讀出信息。斷電后信息不會丟失,常用于存放固定信息(如程序、常數(shù)等)。固定ROM
可編程ROM
PROM
EPROM
E2PROM
SRAM
(StaticRAM):靜態(tài)RAMDRAM
(DynamicRAM):動態(tài)RAM1.存儲器的分類2.幾個(gè)基本概念存儲容量:存儲二值信息的總量。字?jǐn)?shù):字的總量。字長(位數(shù)):表示一個(gè)信息二進(jìn)制碼的位數(shù)稱為一個(gè)字,字的位數(shù)稱為字長。存儲容量M=字?jǐn)?shù)×位數(shù)地址:每個(gè)字的編號。字?jǐn)?shù)=2n(n為存儲器外部地址線的線數(shù))
只讀存儲器,工作時(shí)內(nèi)容只能讀出,不能隨時(shí)寫入,所以稱為只讀存儲器(Read-OnlyMemory)。ROM的分類:按寫入情況劃分
固定ROM可編程ROMPROM
EPROM
E2PROM
按存貯單元中器件劃分
二極管ROM三極管ROMMOS管ROM7.1.1ROM的定義與基本結(jié)構(gòu)存儲矩陣7.1.1ROM的定義與基本結(jié)構(gòu)數(shù)據(jù)輸出
控制信號輸入
輸出控制電路
地址譯碼器地址輸入地址譯碼器存儲矩陣
輸出控制電路1)ROM(二極管PROM)結(jié)構(gòu)示意圖存儲矩陣位線字線輸出控制電路M=44地址譯碼器字線與位線的每個(gè)交點(diǎn)都是一個(gè)存儲單元。交點(diǎn)處有二極管相當(dāng)存1,無二極管相當(dāng)存0。當(dāng)OE=1時(shí):輸出為高阻狀態(tài)。000101111101111010001101地址A1
A0
D3
D2
D1
D0
內(nèi)容當(dāng)OE=0時(shí):字線存儲矩陣位線字線與位線的每個(gè)交點(diǎn)都是一個(gè)存儲單元。交點(diǎn)處有MOS管相當(dāng)存0,無MOS管相當(dāng)存1。7.1.2二維譯碼思考題:該存儲器的容量是多少?7.1.3可編程ROM256個(gè)存儲單元排成1616的矩陣:行譯碼器從16行中選出要讀的一行;列譯碼器再從選中的一行存儲單元中選出要讀的一列的一個(gè)存儲單元。如選中的存儲單元的MOS管的浮柵注入了電荷,該管截止,讀得1;相反讀得0。(256
1位EPROM)7.1.4集成電路ROMAT27C010128K×8位ROM
編程選通信號輸出使能控制片選信號
工作模式A16~A0
VPP
D7~D0
讀00XAi
X數(shù)據(jù)輸出輸出無效X1XXX高阻等待1XXAi
X高阻快速編程010Ai
VPP
數(shù)據(jù)輸入編程校驗(yàn)001Ai
VPP
數(shù)據(jù)輸出7.1.5ROM的讀操作和定時(shí)圖(2)加入有效的片選信號(3)使輸出使能信號有效,經(jīng)過一定延時(shí)后,有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上;
(4)讓片選信號或輸出使能信號無效,經(jīng)過一定延時(shí)后數(shù)據(jù)線呈高阻態(tài),本次讀出結(jié)束。
(1)欲讀取單元的地址加到存儲器的地址輸入端;(1)用于存儲固定的專用程序(2)利用ROM可實(shí)現(xiàn)查表或碼制變換等功能
查表功能——查某個(gè)角度的三角函數(shù)。
把變量值(角度)作為地址碼,其對應(yīng)的函數(shù)值作為存放在該地址內(nèi)的數(shù)據(jù),這稱為“造表”。使用時(shí),根據(jù)輸入的地址(角度),就可在輸出端得到所需的函數(shù)值,這就稱為“查表”。
碼制變換——把欲變換的編碼作為地址,把最終的目的編碼作為相應(yīng)存儲單元中的內(nèi)容即可。7.1.6ROM應(yīng)用舉例C
I3I2I1I0
二進(jìn)制碼
O3O2O1O0
格雷碼
C
I3I2I1I0
格雷碼
O3O2O1O0
二進(jìn)制碼
0
0000
0000
1
0000
0000
0
0001
0001
1
0001
0001
0
0010
0011
1
0010
0011
0
0011
0010
1
0011
0010
0
0100
0110
1
0100
0111
0
0101
0111
1
0101
0110
0
0110
0101
1
0110
0100
0
0111
0100
1
0111
0101
0
1000
1100
1
1000
1111
0
1001
1101
1
1001
1110
0
1010
1111
1
1010
1100
0
1011
1110
1
1011
1101
0
1100
1010
1
1100
1000
0
1101
1011
1
1101
1001
0
1110
1001
1
1110
1011
0
1111
1000
1
1111
1010
用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路C
(A4)
I3I2I1I0
(A3A2A1A0)
二進(jìn)制碼
O3O2O1O0
(D3D2D1D0)
格雷碼
C
(A4)
I3I2I1I0
(A3A2A1A0)格雷碼
O3O2O1O0
(D3D2D1D0)
二進(jìn)制碼
0
0000
0000
1
0000
0000
0
0001
0001
1
0001
0001
0
0010
0011
1
0010
0011
0
0011
0010
1
0011
0010
0
0100
0110
1
0100
0111
0
0101
0111
1
0101
0110
0
0110
0101
1
0110
0100
0
0111
0100
1
0111
0101
0
1000
1100
1
1000
1111
0
1001
1101
1
1001
1110
0
1010
1111
1
1010
1100
0
1011
1110
1
1011
1101
0
1100
1010
1
1100
1000
0
1101
1011
1
1101
1001
0
1110
1001
1
1110
1011
0
1111
1000
1
1111
1010
C=A4
I3I2I1I0=A3A2A1A0
O3O2O1O0=D3D2D1D0
用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路
存儲器的字長與數(shù)據(jù)結(jié)構(gòu)課程所講的字長完全一樣嗎?
討論:7.1.1(2)7.1.2(1)作業(yè):7.2隨機(jī)存取存儲器7.2.1靜態(tài)隨機(jī)存取存儲器7.2.2同步靜態(tài)隨機(jī)存取存儲器7.2.4存儲器容量的擴(kuò)展
7.2.3動態(tài)隨機(jī)存取存儲器
7.2.1靜態(tài)隨機(jī)存取存儲器(SRAM)1.SRAM的基本結(jié)構(gòu)CE
OE
WE
=1XX高阻CE
OE
WE
=00X輸入CE
OE
WE
=010輸出CE
OE
WE
=011高阻SRAM的工作模式
工作模式
CE
WE
OE
I/O
0~I/O
m-1
保持(微功耗)
1
X
X
高阻
讀
0
1
0
數(shù)據(jù)輸出
寫
0
0
X
數(shù)據(jù)輸入
輸出無效
0
1
1
高阻
2.SRAM存儲單元靜態(tài)SRAM(StaticRAM)雙穩(wěn)態(tài)存儲單元電路列存儲單元公用的門控制管,與讀寫控制電路相接Yj=1時(shí)導(dǎo)通本單元門控制管:控制觸發(fā)器與位線的接通。Xi=1時(shí)導(dǎo)通來自列地址譯碼器的輸出來自行地址譯碼器的輸出T5、T6導(dǎo)通
T7
、T8均導(dǎo)通Xi=1Yj=1觸發(fā)器的輸出與數(shù)據(jù)線接通,該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通(a)(b)
3.SRAM的讀寫操作及時(shí)序圖讀操作時(shí)序圖3.SRAM的讀寫操作及時(shí)序圖寫操作時(shí)序圖7.2.2同步靜態(tài)隨機(jī)存取存儲器(SSRAM)SSRAM是一種高速RAM。與SRAM不同,SSRAM的讀寫操作是在時(shí)鐘脈沖節(jié)拍控制下完成的。寄存地址線上的地址寄存要寫入的數(shù)據(jù)ADV=0:普通模式讀寫ADV=1:叢發(fā)模式讀寫
=0:寫操作
=1:讀操作
寄存各種使能控制信號,生成最終的內(nèi)部讀寫控制信號;2位二進(jìn)制計(jì)數(shù)器,處理A1A0ADV=0:普通模式讀寫片選無效=0:寫操作WE
=1:讀操作WE
普通模式讀寫模式:在每個(gè)時(shí)鐘有效沿鎖存輸入信號,在一個(gè)時(shí)鐘周期內(nèi),由內(nèi)部電路完成數(shù)據(jù)的讀(寫)操作。讀A1地址單元數(shù)據(jù)I/O輸出A1數(shù)據(jù);開始讀A2數(shù)據(jù)I/O輸出A2數(shù)據(jù);開始讀A3數(shù)據(jù)I/O輸出A6數(shù)據(jù);開始讀A7數(shù)據(jù)開始讀A4地址單元數(shù)據(jù)I/O輸入A5數(shù)據(jù);開始寫A6數(shù)據(jù)I/O輸出A4數(shù)據(jù);開始寫A5數(shù)據(jù),讀A2地址單元數(shù)據(jù)叢發(fā)模式讀A2+1中的數(shù)據(jù)叢發(fā)模式讀A2+2中的數(shù)據(jù)叢發(fā)模式讀A2+3中的數(shù)據(jù)叢發(fā)模式重新讀A2中的數(shù)據(jù)
ADV=1:叢發(fā)模式讀寫叢發(fā)模式讀寫模式:在有新地址輸入后,自動產(chǎn)生后續(xù)地址進(jìn)行讀寫操作,地址總線讓出。讀A1地址單元數(shù)據(jù)叢發(fā)模式讀A1+1中的數(shù)據(jù)叢發(fā)模式讀A1+2中的數(shù)據(jù)在由SSRAM構(gòu)成的計(jì)算機(jī)系統(tǒng)中,由于在時(shí)鐘有效沿到來時(shí),地址、數(shù)據(jù)、控制等信號被鎖存到SSRAM內(nèi)部的寄存器中,因此讀寫過程的延時(shí)等待均在時(shí)鐘作用下,由SSRAM內(nèi)部控制完成。此時(shí),系統(tǒng)中的微處理器在讀寫SSRAM的同時(shí),可以處理其他任務(wù),從而提高了整個(gè)系統(tǒng)的工作速度。
SSRAM的使用特點(diǎn):
1、動態(tài)存儲單元及基本操作原理
T
存儲單元寫操作:X=1=0T導(dǎo)通,電容器C與位線B連通輸入緩沖器被選通,數(shù)據(jù)DI經(jīng)緩沖器和位線寫入存儲單元如果DI為1,則向電容器充電,C存1;反之電容器放電,C存0。
刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B7.2.3動態(tài)隨機(jī)存取存儲器C讀操作:X=1=1T導(dǎo)通,電容器C與位線B連通輸出緩沖器/靈敏放大器被選通,C中存儲的數(shù)據(jù)通過位線和緩沖器輸出。
T
刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B每次讀出后,必須及時(shí)對讀出單元刷新,即此時(shí)刷新控制R也為高電平,則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對電容器C進(jìn)行刷新。思考題:RAM屬于PLD嗎?
7.2.4存儲容量的擴(kuò)展
位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)?!ぁぁE┇A11
A0
···WE
D0D1
D2
D3
WE
CEA0
A11
4K×4位I/O0I/O1I/O2I/O3
D12D13D14D15
CEA0
A11
4K×4位I/O0I/O1I/O2I/O3
WE
1.字長(位數(shù))的擴(kuò)展——用4KX4位的芯片組成4K×16位的存儲系統(tǒng)。2.字?jǐn)?shù)的擴(kuò)展—用8KX8位的芯片組成32KX8位的存儲系統(tǒng)。RAMD0D7A0A12CE芯片數(shù)=4RAMD0D7A0A12CERAMD0D7A0A12CERAMD0D7A0A12CE系統(tǒng)地址線數(shù)=15系統(tǒng):A0~A14
A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12
32K×8位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴(kuò)展的地址輸入端A14A13
8K×8位RAM芯片地址輸入端
A12A11A10A9A8A7A6A5A4A3A2A1A0
對應(yīng)的十六進(jìn)制地址碼
Ⅰ
00
00000
0
0
0
0
0
0
0
000000
0
0
0
0
0
0
0
100000
0
0
0
0
0
0
1
0┇11111
1
1
1
1
1
1
1
10000H0001H0002H┇1FFFH
Ⅱ
01
00000
0
0
0
0
0
0
0
000000
0
0
0
0
0
0
0
100000
0
0
0
0
0
0
1
0┇11111
1
1
1
1
1
1
1
12000H2001H2002H┇3FFFH
Ⅲ
10
00000
0
0
0
0
0
0
0
000000
0
0
0
0
0
0
0
100000
0
0
0
0
0
0
1
0┇11111
1
1
1
1
1
1
1
14000H400H4002H┇5FFFH
Ⅳ
Y0
Y1
Y2
Y3
11
00000
0
0
0
0
0
0
0
000000
0
0
0
0
0
0
0
100000
0
0
0
0
0
0
1
0┇11111
1
1
1
1
1
1
1
16000H6001H6002H┇7FFFH字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實(shí)現(xiàn)?!?/p>
你接觸過哪些類型的存儲器?對其原理與使用方法有何體會?
討論:7.2.47.2.5作業(yè):7.3 復(fù)雜可編程邏輯器件7.3.1CPLD的結(jié)構(gòu)
7.3.2CPLD編程簡介
7.3 復(fù)雜可編程邏輯器件(CPLD)每個(gè)塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實(shí)現(xiàn)相互連接。CPLD器件內(nèi)部含有多個(gè)邏輯塊,每個(gè)邏輯塊都相當(dāng)于一個(gè)GAL器件;與PAL、GAL相比,CPLD的集成度更高,有更多的輸入端、乘積項(xiàng)和更多的宏單元;7.3.1CPLD的結(jié)構(gòu)更多乘積項(xiàng)、更多宏單元、更多的輸入信號。通用的CPLD器件邏輯塊的結(jié)構(gòu)
內(nèi)部
可編
程連
線區(qū)
n
宏單元
1
宏單元
2
宏單元
3
·
·
·
可編
程乘
積項(xiàng)
陣列
乘積
項(xiàng)分
配
宏單元
m
內(nèi)部
可編
程連
線區(qū)
m
m
I/O
塊
XilinxXG500:90個(gè)36變量的乘積項(xiàng),宏單元36個(gè)AlteraMAX7000:80個(gè)3
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