彩燈控制EDA課程設(shè)計(jì)

廣西科技大學(xué)課程設(shè)計(jì)用紙第頁共頁EDA課程設(shè)計(jì)說明書設(shè)計(jì)題目彩燈控制器系別：專業(yè)班級：學(xué)生姓名：學(xué)號：指導(dǎo)教師：日期：1.設(shè)計(jì)目的學(xué)習(xí)EDA開發(fā)軟件的使用方法，熟悉可編程邏輯器件的使用，通過制作來了解彩燈控制系統(tǒng)。2.設(shè)計(jì)題目描述和要求設(shè)計(jì)一個彩燈控制器，使彩燈（LED管）能連續(xù)發(fā)出四種以上不同的顯示形式；2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。3.設(shè)計(jì)原理這次的彩燈設(shè)計(jì)采用的是分模塊來完成的，包括分頻器、計(jì)數(shù)器、選擇器、彩燈控制器。其中彩燈控制器是用來輸出不同的花樣，彩燈控制器的輸出則是用一個32進(jìn)制的計(jì)數(shù)器來控制，揚(yáng)聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4選一的選擇器來控制。模塊設(shè)計(jì)1)集成分頻器模塊設(shè)計(jì)要求顯示不同的彩燈的時候要伴隨不同的音樂，所以設(shè)計(jì)分頻器來用不同的頻率控制不同的音樂輸出。模塊說明：Rst:輸入信號復(fù)位信號用來復(fù)位集成分頻器的輸出使輸出為“0”，及沒有音樂輸出。Clk:輸入信號模塊的功能即為分頻輸入的頻率信號。Clk_4、clk_6、clk_8、clk_10：輸出信號即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。2)32進(jìn)制計(jì)數(shù)器模塊32進(jìn)制模塊用來控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。Rst:輸入信號復(fù)位信號用來復(fù)位32進(jìn)制使其輸出為“00000”。Clk:輸入信號用來給模塊提供工作頻率。Count_out[4..0]:輸出信號即為32進(jìn)制計(jì)數(shù)器的輸出。3)彩燈控制模塊彩燈控制模塊用來直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。Rst:輸入信號使彩燈控制模塊的輸出為“00000000”，即讓彩燈無輸出。Input[4..0]:輸入信號不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。Output[7..0]:輸出信號直接與彩燈相連來控制彩燈。4)4選1選擇器模塊Rst:輸入信號復(fù)位信號使選擇器的輸出為“0”。In1、in2、in3、in4：輸入信號接分頻器的輸出。Inp[1..0]:輸入信號接4進(jìn)制計(jì)數(shù)器的輸出用來控制選擇器的選擇不同的輸入選擇不同的輸出。Output：輸出信號直接接揚(yáng)聲器即輸出的是不同的頻率來控制揚(yáng)聲器播放音樂。5)4進(jìn)制計(jì)數(shù)器模塊4進(jìn)制計(jì)數(shù)器作為選擇器的輸入來控制選擇器選擇不同的頻率作為輸出控制揚(yáng)聲器工作。Clk:輸入信號來為計(jì)數(shù)器提供工作頻率。Rst:輸入信號復(fù)位信號使計(jì)數(shù)器的輸出為“00”。4.系統(tǒng)結(jié)構(gòu)整個系統(tǒng)就是各個分模塊組成來實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進(jìn)制計(jì)數(shù)器即控制彩燈控制模塊來實(shí)現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進(jìn)行分頻處理，最后用來控制揚(yáng)聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實(shí)現(xiàn)彩燈控制的時鐘頻率要高。實(shí)驗(yàn)總程序：LIBRARYieee;USEieee.std_logic_1164.all;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcaidengkongzhiqiISPORT(clk1,rst,clk2 :IN std_logic;caideng :OUT std_logic_vector(7downto0);kzsc:outstd_logic_vector(6downto0);speaker:outstd_logic );ENDcaidengkongzhiqi;ARCHITECTUREoneOFcaidengkongzhiqiIS COMPONENTcounter_32PORT(clk,rst :IN std_logic;count_out :OUT integerrange0to31 );ENDCOMPONENT;COMPONENTcaidengkongzhiPORT(input :IN INTEGERrst:instd_logic;output :OUT std_logic_vector(7downto0);sm:outstd_logic_vector(6downto0));ENDCOMPONENT;COMPONENTfenpinqiPORT(clk,rst :IN std_logic;clk_10,clk_4,clk_6,clk_8 :OUT std_logic);ENDCOMPONENT;COMPONENTcounter_4PORT(clk,rst :IN std_logic;count_out :OUT integerrange0to3 );ENDCOMPONENT;COMPONENTxzq4_1PORT(rst:instd_logic;inp:inintegerrange0to3;in1,in2,in3,in4 :Instd_logic;output :OUT std_logic);ENDCOMPONENT;SIGNALs,g,m,n,k:std_logic;SIGNALf:INTEGERSIGNALw:integerrange0to3;BEGINu1:counter_32portmap(clk=>clk1,rst=>rst,count_out=>f);u2:caidengkongzhiportmap(input=>f,rst=>rst,output=>caideng,sm=>kzsc);u3:fenpinqiportmap(clk=>clk2,rst=>rst,clk_10=>g,clk_4=>m,clk_6=>n,clk_8=>k);u4:counter_4portmap(clk=>k,rst=>rst,count_out=>w);u5:xzq4_1portmap(inp=>w,rst=>rst,in1=>g,in2=>m,in3=>n,in4=>k,output=>speaker);ENDone;實(shí)驗(yàn)程序原理圖：仿真圖：仿真分析：由仿真圖可以看到隨著時鐘信號clk1的輸入，32進(jìn)制計(jì)數(shù)器輸出信號到彩燈控制模塊，彩燈輸出不同的形式。時鐘信號clk2的輸入，分頻器進(jìn)行分頻和4選1，可以看到輸出不同的聲音頻率。參考文獻(xiàn)：1.潘松，《EDA技術(shù)及應(yīng)用》（第三版），科學(xué)出版社2006年9月附錄程序：一．分頻器模塊LIBRARYieee;USEieee.std_logic_1164.all;ENTITYfenpinqiIS PORT ( clk,rst :IN std_logic; clk_10,clk_4,clk_6,clk_8 :OUT std_logic ); ENDfenpinqi;ARCHITECTUREcdOFfenpinqiISbeginp1:process(clk,rst)variablea:integerrange0to20;beginifrst='1'thenclk_4<='0';a:=0;-----復(fù)位信號控制部分elseifclk'eventandclk='1'thenifa>=3thena:=0;clk_4<='1';elsea:=a+1;clk_4<='0';endif;endif;endif;endprocessp1;p2:process(clk,rst)variableb:integerrange0to20;beginifrst='1'thenclk_6<='0';b:=0;-----復(fù)位信號控制部分elseifclk'eventandclk='1'thenifb>=5thenb:=0;clk_6<='1';elseb:=b+1;clk_6<='0';endif;endif;endif;endprocessp2;p3:process(clk,rst)variablec:integerrange0to20;beginifrst='1'thenclk_8<='0';c:=0;-----復(fù)位信號控制部分elseifclk'eventandclk='1'thenifc>=7thenc:=0;clk_8<='1';elsec:=c+1;clk_8<='0';endif;endif;endif;endprocessp3;p4:process(clk,rst)variabled:integerrange0to20;beginifrst='1'thenclk_10<='0';d:=0;-----復(fù)位信號控制部分elseifclk'eventandclk='1'thenifd>=9thend:=0;clk_10<='1';elsed:=d+1;clk_10<='0';endif;endif;endif;endprocessp4;endcd;仿真圖：二．4選1程序LIBRARYieee;USEieee.std_logic_1164.all;ENTITYxzq4_1IS PORT (rst:instd_logic;inp:inintegerrange0to3; in1,in2,in3,in4 :Instd_logic; output :OUT std_logic ); ENDxzq4_1;ARCHITECTUREaOFxzq4_1IS BEGIN PROCESS(rst,inp) BEGINif(rst='1')thenoutput<='0';elsecaseinpiswhen0=>output<=in1;when1=>output<=in2;when2=>output<=in3;when3=>output<=in4;whenothers=>null;endcase; endif; ENDPROCESS; ENDa;仿真圖：三．4進(jìn)制計(jì)數(shù)模塊LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_4IS PORT ( clk,rst :IN std_logic; count_out :OUT integerrange0to3 ); ENDcounter_4;ARCHITECTUREaOFcounter_4IS BEGIN PROCESS(rst,clk)variabletemp:integerrange0to32; BEGIN IFrst='1'THEN temp:=0; ELSIF(clk'eventandclk='1')THENtemp:=temp+1; if(temp=4)thentemp:=0;endif; ENDIF;count_out<=temp; ENDPROCESS; ENDa;仿真圖：四．32進(jìn)制計(jì)數(shù)模塊LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_32IS PORT ( clk,rst :IN std_logic; count_out :OUT integerrange0to31 );ENDcounter_32;ARCHITECTUREaOFcounter_32IS BEGIN PROCESS(rst,clk)variabletemp:integerrange0to32; BEGIN IFrst='1'THEN temp:=0; ELSIF(clk'eventandclk='1')THENtemp:=temp+1; if(temp=32)thentemp:=0;endif; ENDIF;count_out<=temp; ENDPROCESS; ENDa;仿真圖：五．彩燈模塊LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcaidengkongzhiIS PORT ( input :IN INTEGERrst:instd_logic; output :OUT std_logic_vector(7downto0);sm:outstd_logic_vector(6downto0) ); ENDcaidengkongzhi;ARCHITECTUREaOFcaidengkongzhiIS BEGIN PROCESS(input) BEGINifrst='1'thenoutput<="00000000";sm<="0000000";elsecaseinputiswhen0=>output<="10000000";sm<="0000110";when1=>output<="01000000";sm<="0000110";when2=>output<="00100000";sm<="0000110";when3=>output<="00010000";sm<="0000110";when4=>output<="00001000";sm<="0000110";when5=>output<="00000100";sm<="0000110";when6=>output<="00000010";sm<="0000110";when7=>output<="00000001";sm<="0000110";when8=>output<="00010000";sm<="0011011";when9=>output<="00110000";sm<="0011011";when10=>output<="00111000";sm<="0011011";when11=>output<="01111000";sm<="0011011";when12=>output<="01111100";sm<="0011011";when13=>output<="01111110";sm<="0011011";when14=>output<="11111110";sm<="0011011";when15=>output<="11111111";sm<="0011011";when16=>output<="10000001";sm<="1001