微機(jī)原理第04章

第4章2/6/20231第4章：微處理器外部特性教學(xué)重點(diǎn)最小組態(tài)下的基本引腳最小組態(tài)下的總線(xiàn)形成最小組態(tài)下的總線(xiàn)時(shí)序2/6/202324.18088的引腳信號(hào)和總線(xiàn)形成外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面：指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫(xiě)表示信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效?上升、下降邊沿有效?輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號(hào)的流向⑴引腳的功能2/6/202334.1.18088的兩種組態(tài)模式兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小組態(tài)模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)8088本身提供所有的系統(tǒng)總線(xiàn)信號(hào)最大組態(tài)模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)例如可以接入數(shù)值協(xié)處理器80878088和總線(xiàn)控制器8288共同形成系統(tǒng)總線(xiàn)信號(hào)2/6/202344.1.18088的兩種組態(tài)模式（續(xù)）兩種組態(tài)利用MN/MX*引腳區(qū)別MN/MX*接高電平為最小組態(tài)模式MN/MX*接低電平為最大組態(tài)模式兩種組態(tài)下的內(nèi)部操作并沒(méi)有區(qū)別IBMPC/XT采用最大組態(tài)本課程以最小組態(tài)展開(kāi)基本原理通常在信號(hào)名稱(chēng)加上劃線(xiàn)（如：MX）或星號(hào)（如：MX*）表示低電平有效2/6/202358088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALE(QS0)INTA(QS1)TEST*READYRESET80882/6/202364.1.2最小組態(tài)的引腳信號(hào)分類(lèi)學(xué)習(xí)這40個(gè)引腳（總線(xiàn)）信號(hào)數(shù)據(jù)和地址引腳讀寫(xiě)控制引腳中斷請(qǐng)求和響應(yīng)引腳總線(xiàn)請(qǐng)求和響應(yīng)引腳其它引腳2/6/202371.數(shù)據(jù)和地址引腳AD7~AD0（Address/Data）地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài)在訪問(wèn)存儲(chǔ)器或外設(shè)的總線(xiàn)操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7~A0其他時(shí)間用于傳送8位數(shù)據(jù)D7~D02/6/202381.數(shù)據(jù)和地址引腳（續(xù)1）A15~A8（Address）

中間8位地址引腳，輸出、三態(tài)這些引腳在訪問(wèn)存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15~A82/6/202391.數(shù)據(jù)和地址引腳（續(xù)2）A19/S6~A16/S3（Address/Status）地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài)這些引腳在訪問(wèn)存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19~A16在訪問(wèn)外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無(wú)效其他時(shí)間輸出狀態(tài)信號(hào)S6~S32/6/2023102.讀寫(xiě)控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7~AD0和A19/S6~A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來(lái)2/6/2023112.讀寫(xiě)控制引腳（續(xù)1）IO/M*（InputandOutput/Memory）

I/O或存儲(chǔ)器訪問(wèn)，輸出、三態(tài)該引腳輸出高電平時(shí)，表示CPU將訪問(wèn)I/O端口，這時(shí)地址總線(xiàn)A15~A0提供16位I/O口地址該引腳輸出低電平時(shí)，表示CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線(xiàn)A19~A0提供20位存儲(chǔ)器地址2/6/2023122.讀寫(xiě)控制引腳（續(xù)2）WR*（Write）

寫(xiě)控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在寫(xiě)出數(shù)據(jù)給存儲(chǔ)器或I/O端口RD*（Read）讀控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù)2/6/2023132.讀寫(xiě)控制引腳（續(xù)3）IO/M*、WR*和RD*是最基本的控制信號(hào)組合后，控制4種基本的總線(xiàn)周期總線(xiàn)周期IO/M*WR*RD*存儲(chǔ)器讀低高低存儲(chǔ)器寫(xiě)低低高I/O讀高高低I/O寫(xiě)高低高2/6/2023142.讀寫(xiě)控制引腳（續(xù)4）READY存儲(chǔ)器或I/O口就緒，輸入、高電平有效總線(xiàn)操作周期中，CPU會(huì)測(cè)試該引腳如果測(cè)到高有效，CPU直接進(jìn)入下一步如果測(cè)到無(wú)效，CPU將插入等待周期等待周期中仍然要監(jiān)測(cè)READY信號(hào)，確定是否繼續(xù)插入等待周期2/6/2023152.讀寫(xiě)控制引腳（續(xù)5）DEN*（DataEnable）

數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時(shí)，表示當(dāng)前數(shù)據(jù)總線(xiàn)上正在傳送數(shù)據(jù)，可利用他來(lái)控制對(duì)數(shù)據(jù)總線(xiàn)的驅(qū)動(dòng)DT/R*（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號(hào)表明當(dāng)前總線(xiàn)上數(shù)據(jù)的流向高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送）低電平時(shí)數(shù)據(jù)輸入CPU（接收）2/6/2023162.讀寫(xiě)控制引腳（續(xù)6）SS0*（SystemStatus0）

最小組態(tài)模式下的狀態(tài)輸出信號(hào)它與IO/M*和DT/R*一道，通過(guò)編碼指示CPU在最小組態(tài)下的8種工作狀態(tài)：1.取指 5.中斷響應(yīng)2.存儲(chǔ)器讀 6.I/O讀3.存儲(chǔ)器寫(xiě) 7.I/O寫(xiě)4.過(guò)渡狀態(tài) 8.暫停2/6/2023173.中斷請(qǐng)求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請(qǐng)求，輸入、高電平有效有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷該中斷請(qǐng)求是否響應(yīng)受控于IF（中斷允許標(biāo)志）、可以被屏蔽掉2/6/2023183.中斷請(qǐng)求和響應(yīng)引腳（續(xù)1）INTA*（InterruptAcknowledge）可屏蔽中斷響應(yīng)，輸出、低電平有效有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期2/6/2023193.中斷請(qǐng)求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）不可屏蔽中斷請(qǐng)求，輸入、上升沿有效有效表示外界向CPU申請(qǐng)不可屏蔽中斷該中斷請(qǐng)求不能被CPU屏蔽，所以?xún)?yōu)先級(jí)別高于INTR（可屏蔽中斷）主機(jī)與外設(shè)進(jìn)行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障2/6/2023204.總線(xiàn)請(qǐng)求和響應(yīng)引腳HOLD總線(xiàn)保持（即總線(xiàn)請(qǐng)求），輸入、高電平有效有效時(shí)，表示總線(xiàn)請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線(xiàn)該信號(hào)從有效回到無(wú)效時(shí)，表示總線(xiàn)請(qǐng)求設(shè)備對(duì)總線(xiàn)的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線(xiàn)的控制權(quán)2/6/2023214.總線(xiàn)請(qǐng)求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線(xiàn)保持響應(yīng)（總線(xiàn)響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線(xiàn)請(qǐng)求并已將總線(xiàn)釋放此時(shí)CPU的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)及具有三態(tài)輸出能力的控制總線(xiàn)將全面呈現(xiàn)高阻，使總線(xiàn)請(qǐng)求設(shè)備可以順利接管總線(xiàn)待到總線(xiàn)請(qǐng)求信號(hào)HOLD無(wú)效，總線(xiàn)響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線(xiàn)控制權(quán)2/6/2023225.其它引腳RESET復(fù)位請(qǐng)求，輸入、高電平有效該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開(kāi)始工作8088復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H2/6/2023235.其它引腳（續(xù)1）CLK（Clock）

時(shí)鐘輸入系統(tǒng)通過(guò)該引腳給CPU提供內(nèi)部定時(shí)信號(hào)8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHzIBMPC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其時(shí)鐘周期約為210ns2/6/2023245.其它引腳（續(xù)2）Vcc電源輸入，向CPU提供＋5V電源GND接地，向CPU提供參考地電平MN/MX*（Minimum/Maximum）組態(tài)選擇，輸入接高電平時(shí)，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài)2/6/2023255.其它引腳（續(xù)3）TEST*測(cè)試，輸入、低電平有效該引腳與WAIT指令配合使用。使用協(xié)處理器8087時(shí)，通過(guò)該引腳和WAIT指令，可使8088與8087的操作保持同步2/6/202326“引腳”小結(jié)CPU引腳是系統(tǒng)總線(xiàn)的基本信號(hào)可以分成三類(lèi)信號(hào)8位數(shù)據(jù)線(xiàn)：D0~D720位地址線(xiàn)：A0~A19控制線(xiàn)：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有問(wèn)題！2/6/202327“引腳”提問(wèn)提問(wèn)之一：CPU引腳是如何與外部連接的呢？

提問(wèn)之二：CPU引腳是如何相互配合，實(shí)現(xiàn)總線(xiàn)操作、控制系統(tǒng)工作的呢？問(wèn)題一解答：總線(xiàn)形成（第4.1.3節(jié)）問(wèn)題二解答：總線(xiàn)時(shí)序（第4.2節(jié)）2/6/202328AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線(xiàn)信號(hào)A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*4.1.3最小組態(tài)的總線(xiàn)形成（1）20位地址總線(xiàn)——采用3個(gè)三態(tài)透明鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng)（2）8位數(shù)據(jù)總線(xiàn)——采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng)（3）系統(tǒng)控制信號(hào)——由8088引腳直接提供補(bǔ)充2/6/202329補(bǔ)充：三態(tài)門(mén)和D觸發(fā)器三態(tài)門(mén)和以D觸發(fā)器形成的鎖存器是微機(jī)接口電路中最常使用的兩類(lèi)邏輯電路三態(tài)門(mén)的作用：功率放大、導(dǎo)通開(kāi)關(guān)器件共用總線(xiàn)時(shí)，一般使用三態(tài)電路：需要使用總線(xiàn)的時(shí)候打開(kāi)三態(tài)門(mén)；不使用的時(shí)候關(guān)閉三態(tài)門(mén)，使之處于高阻D觸發(fā)器的作用：信號(hào)保持，導(dǎo)通開(kāi)關(guān)三態(tài)鎖存2/6/202330三態(tài)緩沖器（三態(tài)門(mén)）T為低電平時(shí)：輸出為高阻抗（三態(tài)）T為高電平時(shí)：輸出為輸入的反相TAF表示反相或低電平有效TAFTAFTAF三態(tài)門(mén)具有單向?qū)ê腿龖B(tài)的特性2/6/202331常用集成電路芯片74LS244雙4位單向緩沖器分成4位的兩組每組的控制端連接在一起控制端低電平有效輸出與輸入同相每一位都是一個(gè)三態(tài)門(mén)，每4個(gè)三態(tài)門(mén)的控制端連接在一起2/6/202332雙向三態(tài)緩沖器ABTOE*OE*＝0，導(dǎo)通T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通雙向三態(tài)門(mén)具有雙向?qū)ê腿龖B(tài)的特性2/6/202333Intel8286OE*＝0，導(dǎo)通T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通每一位都是一個(gè)雙向三態(tài)門(mén)，8位具有共同的控制端8位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相2/6/202334常用集成電路芯片74LS2458位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相E*＝0，導(dǎo)通DIR＝1A→BDIR＝0A←BE*＝1，不導(dǎo)通74LS245與Intel8286功能一樣2/6/202335D觸發(fā)器DQCQ電平鎖存DQCQ上升沿鎖存負(fù)脈沖的上升沿DQCQSR帶有異步置位清零的電平控制的鎖存器電平鎖存：高電平通過(guò)，低電平鎖存上升沿鎖存：通常用負(fù)脈沖觸發(fā)鎖存2/6/202336常用集成電路芯片74LS273具有異步清零的TTL上升沿鎖存器每一位都是一個(gè)D觸發(fā)器，8個(gè)D觸發(fā)器的控制端連接在一起2/6/202337三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)2/6/202338Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個(gè)三態(tài)鎖存器，8個(gè)三態(tài)鎖存器的控制端連在一起2/6/202339常用集成電路芯片74LS373具有三態(tài)輸出的TTL電平鎖存器LE電平鎖存引腳OE*輸出允許引腳74LS373與Intel8282功能一樣2/6/2023404.1.3最小組態(tài)的總線(xiàn)形成AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線(xiàn)信號(hào)A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*2/6/2023411.20位地址總線(xiàn)的形成采用3個(gè)8282進(jìn)行鎖存和驅(qū)動(dòng)Intel8282是三態(tài)透明鎖存器，類(lèi)似有Intel8283和通用數(shù)字集成電路芯片373三態(tài)輸出：輸出控制信號(hào)有效時(shí)，允許數(shù)據(jù)輸出；無(wú)效時(shí)，不允許數(shù)據(jù)輸出，呈高阻狀態(tài)透明：鎖存器的輸出能夠跟隨輸入變化2/6/2023422.8位數(shù)據(jù)總線(xiàn)的形成采用數(shù)據(jù)收發(fā)器8286進(jìn)行雙向驅(qū)動(dòng)

Intel8286是8位三態(tài)雙向緩沖器，類(lèi)似功能的器件還有Intel8287、通用數(shù)字集成電路245等另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個(gè)常用的雙4位三態(tài)單向緩沖器2/6/2023433.系統(tǒng)控制信號(hào)的形成由8088引腳直接提供因?yàn)榛镜目刂菩盘?hào)8088引腳中都含有例如：IO/M*、WR*、RD*等其它信號(hào)的情況看詳圖2/6/2023444.28088的總線(xiàn)時(shí)序時(shí)序（Timing）是指對(duì)信號(hào)隨時(shí)間變化的規(guī)律及信號(hào)間相互關(guān)系的描述。CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí)總線(xiàn)時(shí)序描述CPU引腳如何實(shí)現(xiàn)總線(xiàn)操作什么是總線(xiàn)操作？2/6/2023454.28088的總線(xiàn)時(shí)序（續(xù)1）總線(xiàn)操作是指CPU通過(guò)總線(xiàn)對(duì)外的各種操作8088的總線(xiàn)操作主要有：存儲(chǔ)器讀、I/O讀操作存儲(chǔ)器寫(xiě)、I/O寫(xiě)操作中斷響應(yīng)操作總線(xiàn)請(qǐng)求及響應(yīng)操作CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對(duì)外操作的空閑狀態(tài)Ti描述總線(xiàn)操作的微處理器時(shí)序有三級(jí)指令周期→總線(xiàn)周期

→時(shí)鐘周期2/6/2023464.28088的總線(xiàn)時(shí)序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫(xiě)操作數(shù)到執(zhí)行完成的過(guò)程。一個(gè)指令周期包含若干個(gè)總線(xiàn)周期總線(xiàn)周期是指CPU通過(guò)總線(xiàn)操作與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換的過(guò)程時(shí)鐘周期是系統(tǒng)時(shí)鐘CLK頻率的倒數(shù)。8088的基本總線(xiàn)周期需要4個(gè)時(shí)鐘周期4個(gè)時(shí)鐘周期編號(hào)為T(mén)1、T2、T3和T4總線(xiàn)周期中的時(shí)鐘周期也被稱(chēng)作“T狀態(tài)”時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù)當(dāng)需要延長(zhǎng)總線(xiàn)周期時(shí)插入等待狀態(tài)TwCPU進(jìn)行內(nèi)部操作，沒(méi)有對(duì)外操作時(shí)，其引腳就處于空閑狀態(tài)Ti何時(shí)有總線(xiàn)周期？2/6/2023474.28088的總線(xiàn)時(shí)序（續(xù)3）任何指令的取指階段都需要存儲(chǔ)器讀總線(xiàn)周期，讀取的內(nèi)容是指令代碼任何一條以存儲(chǔ)單元為操作數(shù)的指令都將引起存儲(chǔ)器讀總線(xiàn)周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫(xiě)總線(xiàn)周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線(xiàn)周期，執(zhí)行OUT指令才出現(xiàn)I/O寫(xiě)總線(xiàn)周期CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線(xiàn)周期2/6/2023484.28088的總線(xiàn)時(shí)序（續(xù)4）總線(xiàn)操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵CPU總線(xiàn)周期采用同步時(shí)序：各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn)當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器）CPU與外設(shè)接口常采用異步時(shí)序，它們通過(guò)應(yīng)答聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)同步操作2/6/2023494.2.1最小組態(tài)的總線(xiàn)時(shí)序本節(jié)展開(kāi)微處理器最基本的4種總線(xiàn)周期存儲(chǔ)器讀總線(xiàn)周期存儲(chǔ)器寫(xiě)總線(xiàn)周期I/O讀總線(xiàn)周期I/O寫(xiě)總線(xiàn)周期2/6/202350存儲(chǔ)器寫(xiě)總線(xiàn)周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出20位存儲(chǔ)器地址A19~A0IO/M*輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線(xiàn)輸出地址T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2/6/202351I/O寫(xiě)總線(xiàn)周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)0000S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線(xiàn)輸出地址T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2/6/202352存儲(chǔ)器讀總線(xiàn)周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*RD*T1狀態(tài)——輸出20位存儲(chǔ)器地址A19~A0IO/M*輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線(xiàn)輸出地址T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送2/6/202353I/O讀總線(xiàn)周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)S6~S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線(xiàn)輸出地址T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送2/6/202354等待狀態(tài)Tw同步時(shí)序通過(guò)插入等待狀態(tài)，來(lái)使速度差別較大的兩部分保持同步在讀寫(xiě)總線(xiàn)周期中，判斷是否插入Tw1.在T3的前沿檢測(cè)READY引腳是否有效2.如果READY無(wú)效，在T3和它T4之間插入一個(gè)等效于T3的Tw，轉(zhuǎn)13.如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài)2/6/2023554.5微機(jī)系統(tǒng)總線(xiàn)微機(jī)系統(tǒng)采用總線(xiàn)結(jié)構(gòu)。系統(tǒng)中主要部件通過(guò)系統(tǒng)總線(xiàn)相互連接、實(shí)現(xiàn)數(shù)據(jù)傳輸，并使微機(jī)系統(tǒng)具有組態(tài)靈活、易于擴(kuò)展等諸多優(yōu)點(diǎn)廣泛應(yīng)用的總線(xiàn)都實(shí)現(xiàn)了標(biāo)準(zhǔn)化，便于互連各個(gè)部件時(shí)遵循共同的總線(xiàn)規(guī)范。接口的任一方只需要根據(jù)總線(xiàn)標(biāo)準(zhǔn)的要求來(lái)實(shí)現(xiàn)和完成接口的功能，而不必了解對(duì)方的接口方式?？偩€(xiàn)接口也是一種通用的接口技術(shù)2/6/2023564.5.1微機(jī)總線(xiàn)概述總線(xiàn)連接方法廣泛用于微機(jī)系統(tǒng)的各個(gè)連接層次上大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線(xiàn)），主機(jī)板中微處理器、存儲(chǔ)器及I/O接口電路之間——芯片總線(xiàn)

主機(jī)模板與各種接口模板之間——內(nèi)總線(xiàn)

微機(jī)系統(tǒng)之間以及微機(jī)系統(tǒng)與外部設(shè)備之間

——外總線(xiàn)2/6/202357⑴芯片總線(xiàn)（ChipBus）一個(gè)大規(guī)模集成電路芯片內(nèi)部，或一個(gè)較小系統(tǒng)中各種不同器件連接在一起的總線(xiàn)；用于芯片級(jí)互連芯片總線(xiàn)也稱(chēng)為局部總線(xiàn)（LocalBus）微處理器的引腳信號(hào)就是芯片總線(xiàn)微處理器內(nèi)部的控制器、運(yùn)算器、寄存器之間，還有系統(tǒng)主機(jī)板上CPU、存儲(chǔ)器、接口電路等之間通常就是利用芯片級(jí)總線(xiàn)互連的圖示2/6/202358⑵內(nèi)總線(xiàn)（InternalBus）微機(jī)系統(tǒng)中模板與模板間連接的總線(xiàn)，是微機(jī)系統(tǒng)所特有的總線(xiàn)；用于模板級(jí)互連內(nèi)總線(xiàn)也被稱(chēng)為板級(jí)總線(xiàn)或系統(tǒng)總線(xiàn)（SystemBus）多數(shù)已實(shí)現(xiàn)標(biāo)準(zhǔn)化，例如STD總線(xiàn)、ISA總線(xiàn)等。微機(jī)主板的各種擴(kuò)展插槽多屬于內(nèi)總線(xiàn)圖示2/6/202359⑶外總線(xiàn)（ExternalBus）微機(jī)系統(tǒng)之間或微機(jī)系統(tǒng)與其外設(shè)通信的總線(xiàn)，用于設(shè)備級(jí)互連外總線(xiàn)過(guò)去又稱(chēng)為通信總線(xiàn)，主要指串行通信總線(xiàn)，例如RS-232現(xiàn)在，外總線(xiàn)的意義常延伸為外設(shè)總線(xiàn)，主要用于連接各種外設(shè)外總線(xiàn)種類(lèi)較多，常與特定設(shè)備有關(guān)，例如IEEE488智能儀器儀表并行總線(xiàn)（又稱(chēng)為G