fpga數(shù)字鐘實(shí)訓(xùn)報(bào)告

桂林電子科技大學(xué)職業(yè)技術(shù)學(xué)院FPGA應(yīng)用實(shí)訓(xùn)報(bào)告數(shù)字鐘學(xué)院（系）：電子信息工程系專業(yè)：學(xué)號(hào)：學(xué)生姓名：指導(dǎo)教師：目錄電子信息工程技術(shù)xxxxxxxxxxxxxxxxxxxxxx摘要………………1引言………………2一、設(shè)計(jì)任務(wù)與要求……………3二、總體設(shè)計(jì)方案………………3三、程序設(shè)計(jì)方案………………3（1）分頻模塊實(shí)現(xiàn)方案1…………………3（2）分頻模塊實(shí)現(xiàn)方案2…………………4（3）計(jì)時(shí)模塊實(shí)現(xiàn)方案1…………………4（4)計(jì)時(shí)模塊實(shí)現(xiàn)方案2…………………4（5）方案總結(jié)………………5四、系統(tǒng)軟件原理………………5（1）主程序入口即變量定義………………5（2）計(jì)時(shí)模塊………………6五、系統(tǒng)硬件原理………………6心得體會(huì)…………8致謝………………9參考文獻(xiàn)…………10附錄………………11摘要數(shù)字鐘是人們?nèi)粘Ｉ钪薪?jīng)常使用的計(jì)時(shí)工具，本次的課程設(shè)計(jì)是基于VerilogHDL的多功能數(shù)字鐘，完成時(shí)、分、秒的顯示功能。設(shè)計(jì)利用VerilogHDL語(yǔ)言自頂向下的設(shè)計(jì)理念，突出其作為硬件描述語(yǔ)言的良好的可讀性、可移植性以及易于理解等優(yōu)點(diǎn)。程序下載到FPGA芯片后，可用于實(shí)際的數(shù)字鐘顯示中。此次設(shè)計(jì)的邏輯結(jié)構(gòu)主要由分頻器、計(jì)數(shù)器和譯碼顯示器三個(gè)模塊構(gòu)成。分頻模塊將50Mhz系統(tǒng)基準(zhǔn)時(shí)鐘分頻產(chǎn)生兩路時(shí)鐘信號(hào)，一路是1HZ的數(shù)字鐘計(jì)時(shí)工作頻率，一路是數(shù)碼管動(dòng)態(tài)顯示的掃描頻率；計(jì)時(shí)模塊對(duì)1HZ的時(shí)鐘信號(hào)進(jìn)行計(jì)時(shí)，分為時(shí)、分、秒三個(gè)部分；與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，已得到廣泛的使用。數(shù)字鐘的設(shè)計(jì)方法有許多種,例如,可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。譯碼顯示模塊采用動(dòng)態(tài)掃描的方式完成數(shù)碼管的顯示。最后通過(guò)主模塊調(diào)用三個(gè)子模塊函數(shù)完成整個(gè)設(shè)計(jì)?！娟P(guān)鍵詞】硬件描述語(yǔ)言FPGA數(shù)字鐘引言現(xiàn)代電子設(shè)計(jì)技術(shù)進(jìn)入了一個(gè)新的階段。傳統(tǒng)的電子設(shè)計(jì)方法、工具和器件在更大程度上被EDA所取代。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和模擬，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映像和程序設(shè)計(jì)下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。VerilogHDL是EDA技術(shù)的重要組成部分，VerilogHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)、邏輯門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述。ASIC是專用的系統(tǒng)集成電路而FPGA是特殊的ASIC芯片具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)等優(yōu)點(diǎn)。一、設(shè)計(jì)任務(wù)與要求（1）設(shè)計(jì)一個(gè)數(shù)碼管實(shí)時(shí)顯示時(shí)、分、秒的數(shù)字時(shí)鐘（24小時(shí)顯示模式）（2）為了演示方便，應(yīng)具有分鐘、小時(shí)快進(jìn)功能。（3）到點(diǎn)報(bào)時(shí)、鬧鐘時(shí)間固定為8：00（4）同時(shí)設(shè)置按鍵調(diào)時(shí)。二、總體設(shè)計(jì)方案（1）方案一用數(shù)電制作一個(gè)數(shù)字鐘，通過(guò)74L74芯片實(shí)現(xiàn)數(shù)碼管計(jì)數(shù)功能用與非門(mén)結(jié)合，用按鍵來(lái)設(shè)置實(shí)現(xiàn)鬧鐘和整點(diǎn)報(bào)時(shí)的功能。（2）方案二用fpga來(lái)制作一個(gè)數(shù)字鐘，通過(guò)編寫(xiě)程序來(lái)控制fpga芯片輸出輸入來(lái)得到數(shù)字鐘的功能，同時(shí)用fpga板來(lái)實(shí)現(xiàn)該功能。（3）方案三用單片機(jī)來(lái)控制數(shù)字鐘，通過(guò)編寫(xiě)程序來(lái)實(shí)現(xiàn)時(shí)鐘計(jì)時(shí)功能，通過(guò)單片機(jī)試驗(yàn)箱來(lái)實(shí)現(xiàn)該功能，最終達(dá)到相應(yīng)的結(jié)果?？偨Y(jié)：方案一用數(shù)電的方式做數(shù)字鐘，用的芯片多同時(shí)之制作麻煩，不適合制做數(shù)字鐘。方案二制作比較便捷，只需要寫(xiě)程序，制作業(yè)是比較方便，也比較實(shí)現(xiàn)功能。方案三用單片機(jī)雖然也是編寫(xiě)程序，可是和FPGA相比我個(gè)人覺(jué)得還是比單片機(jī)好做一點(diǎn)。綜合上述我選擇FPGA來(lái)制作該程序三、程序設(shè)計(jì)方案（1）分頻模塊實(shí)現(xiàn)方案1定義變量并且設(shè)定一個(gè)上限值，每次加計(jì)數(shù)到該上限值時(shí)，輸出該計(jì)數(shù)值的最高位parameterDIV_SIZE=25;always@(posedgeclock)counter=counter+1；assignclkdiv=counter[DIV_SIZE-1];（2）分頻模塊實(shí)現(xiàn)方案2定義一個(gè)變量，使得counter_1hz==20000000，使得輸入1hz信號(hào)，讓counter_1hz自加always@(posedgeclk)Beginif(counter_1hz==20000000)begincounter