計算機組成原理課件第2章計算機硬件基礎(chǔ)概要

計算機組成原理課件第2章計算機硬件基礎(chǔ)概要2.1數(shù)字邏輯電路基礎(chǔ)一、邏輯運算與邏輯門二、邏輯代數(shù)的基本公式三、邏輯函數(shù)的化簡2/22/20232一、邏輯運算與邏輯門1、基本概念2、3種基本邏輯門3、其他邏輯運算2/22/202331、基本概念邏輯常量：邏輯常量只有兩個，即0和1，用來表示兩個對立的邏輯狀態(tài)。邏輯變量：邏輯變量一般用字母、數(shù)字及其組合來表示，其取值只有兩個，即0和1。在“正邏輯”的數(shù)字電路設(shè)計中，用低電平信號（如0.5V）表示邏輯0；用高電平信號（如3V）表示邏輯1。邏輯運算：對于邏輯常量和變量的操作，有與、或、非三種基本邏輯運算。邏輯門（logicgates）：對邏輯常量和變量完成基本的邏輯運算的電路。2/22/202341、基本概念邏輯函數(shù)：用于表達邏輯變量之間關(guān)系的代數(shù)式，使用與、或、非3種基本邏輯運算，可以構(gòu)造出任何邏輯函數(shù)。邏輯代數(shù)：邏輯代數(shù)是研究邏輯函數(shù)運算和化簡的一種數(shù)學(xué)系統(tǒng)，也是用來描述、分析、簡化數(shù)字電路的數(shù)學(xué)工具。在數(shù)字電路中，表示邏輯變量之間的邏輯關(guān)系的方法一般有3種：邏輯代數(shù)式、真值表、電路圖。真值表：將所有輸入變量的所有可能的取值組合，及其在此情況下輸出變量應(yīng)有的取值羅列出來，所形成的一張表。它最全面、最直觀地表達了邏輯關(guān)系。2/22/202352、3種基本邏輯門所有邏輯運算都是按位操作的。與運算（AND）或運算（OR）非運算（NOT）2/22/20236與運算（AND）邏輯表達式： F＝AB＝A·B邏輯門電路符號：運算規(guī)則： 有0就出0真值表：ABF0000101001112/22/20237或運算（OR）邏輯表達式： F＝A＋B邏輯門電路符號：運算規(guī)則： 有1就出1真值表：ABF0000111011112/22/20238非運算（NOT）邏輯表達式： F＝A邏輯門電路符號：運算規(guī)則： 取反真值表：AF01102/22/202393、其他邏輯運算除了3種基本的邏輯門電路外，還有4種常用的邏輯門，它們均可以由與或非門組合而成。與非門（NAND）或非門（NOR）異或門（XOR）同或門（XNOR）2/22/202310與非門（NAND）邏輯表達式： F＝AB＝A·B邏輯門電路符號：運算規(guī)則： 有0就出1真值表：ABF0010111011102/22/202311或非門（NOR）邏輯表達式：運算規(guī)則： 有1就出0真值表：ABF001010100110F＝A＋B邏輯門電路符號：2/22/202312異或門（XOR）邏輯表達式：運算規(guī)則： 相異得1真值表：ABF000011101110邏輯門電路符號：F＝A⊕B＝AB＋AB2/22/202313同或門（XNOR）邏輯表達式：運算規(guī)則： 相同得1真值表：ABF001010100111F＝A⊙B＝AB＋AB邏輯門電路符號：2/22/202314二、邏輯代數(shù)的基本公式可以使用以下基本公式和規(guī)則對命題進行運算：（1）交換律 A+B=B+A A·B=B·A（2）結(jié)合律 A+(B+C)=(A+B)+C A·（B·C）=(A·B)·C（3）分配律 A+B·C=(A+B)·(A+C)（*） A·(B+C)=A·B+A·C（4）吸收律 A+A·B=A A·(A+B)=A （5）補吸收律

A+A·B=A+B A·(A+B)=A·B 2/22/202315二、邏輯代數(shù)的基本公式（6）反演律 A+B=A·B（*） A·B=A+B （*）（7）包含律 A·B+A·C+B·C=A·B+A·C（*） (A+B)·(A+C)·(B+C)=(A+B)·(A+C)（*）（8）重疊律 A+A=A A·A=A（10）0－1律 0+A=A 1+A=1 1·A=A 0·A=0（9）互補律 A+A=1 A·A=02/22/202316三、邏輯函數(shù)的化簡在設(shè)計邏輯電路時，每個邏輯表達式是和一個邏輯電路相對應(yīng)，因此必須將邏輯表達式進行化簡，以減少實現(xiàn)它的電路所用元器件。邏輯函數(shù)化簡有兩種方法：代數(shù)化簡法和卡諾圖化簡法。代數(shù)化簡法:直接利用邏輯代數(shù)的基本公式和規(guī)則進行化簡，要求熟練地掌握邏輯函數(shù)的公式，并經(jīng)過多次訓(xùn)練才能進行快速化簡。2/22/202317三、邏輯函數(shù)的化簡【例1】F=ABC+ABC=AB （分配律、互補律）【例2】F=B+ABD=B（交換律、吸收律）【例3】F =ABC+ABC+AC =AB(C+C)+AC （分配律） =AB+AC （互補律）【例5】F=AD+AD+AB+AC+BD+ACEF+ BEF+DEFG =A+C+BD+BEF+DEFG =A+C+BD+BEF【例4】F=AB+AC+BC=AB+AC（包含律）2/22/2023182.2組合邏輯電路及部件一、組合邏輯電路設(shè)計方法二、二進制加法器三、算術(shù)邏輯運算單元ALU四、譯碼器2/22/202319一、組合邏輯電路設(shè)計方法組合邏輯電路的特點：當(dāng)輸入信號變化時，輸出信號也跟著變化。在計算機CPU設(shè)計中，組合電路通常被用來產(chǎn)生控制信號，它的輸入可能是指令的操作碼和狀態(tài)信號，而其輸出則是寄存器、存儲器等等的寫入控制信號和數(shù)據(jù)選擇信號。組合邏輯電路的設(shè)計步驟如下：分析該邏輯電路的邏輯要求；根據(jù)邏輯要求確定輸入變量和輸出變量；將輸入輸出關(guān)系表示成真值表；根據(jù)真值表寫出輸出函數(shù)的邏輯表達式，并化簡；畫出邏輯電路。2/22/202320二、二進制加法器加法器是計算機基本運算部件之一。一位二進制全加器：輸入變量：3個，即加數(shù)Xn、被加數(shù)Yn和低位來的進位Cn；輸出變量：2個，即本位的和Sn、向高位的進位Cn＋1。一位全加器真值表XnYnCnFnCn＋100000101001110010111011100101001100101112/22/202321二、二進制加法器由真值表可的全加器輸出Fn和進位輸出Cn＋1的表達式為：Fn=XnYnCn+XnYnCn+XnYnCn+XnYnCnCn＋1=XnYnCn+XnYnCn+XnYnCn+XnYnCn化簡可得：Fn=Xn

⊕Yn

⊕CnCn＋1=XnYn+（Xn＋Yn）Cn =XnYn+（Xn

⊕Yn）Cn2/22/202322一位全加器邏輯電路一位全加器邏輯框圖2/22/202323四位二進制并行進位加法器在4個全加器基礎(chǔ)上進行改造，以便并行產(chǎn)生進位，構(gòu)成并行進位加法器。2/22/202324四位二進制并行進位加法器2/22/202325四位二進制并行進位加法器特點：采用“并行進位法”或“超前進位產(chǎn)生電路”來同時形成各位的進位。優(yōu)點：運算速度大大加快。上述4位并行進位加法器的邏輯框圖：2/22/202326三、算術(shù)邏輯運算單元ALUALU（Arithmetic&LogicUnit）：算術(shù)邏輯運算單元，計算機中可以進行邏輯運算和算術(shù)運算的部件。全加器：只能對輸入數(shù)據(jù)進行加法運算。ALU的實現(xiàn)：在并行進位加法器的基礎(chǔ)上，再加上一些邏輯電路和功能控制信號線，可形成多功能算術(shù)邏輯運算部件ALU。74LS181芯片：4位多功能ALU，內(nèi)部集成了并行進位電路。5條功能選擇線：S3S2S1S0和M16種算術(shù)運算：M＝0時，由S3S2S1S0來選擇，Cn＝0有進位，Cn＝1無進位。16種邏輯運算：M＝1時，由S3S2S1S0來選擇2/22/20232774LS181ALU的構(gòu)成將輸入數(shù)據(jù)A和B經(jīng)過函數(shù)發(fā)生器形成它們的不同組合（由功能選擇線S3S2S1S0決定），再送入并行進位加法器進行加法運算，從而使得ALU能夠?qū)崿F(xiàn)各種的運算功能。X＝fS3S2S1S0（A，B）Y＝fS3S2S1S0（A，B）2/22/20232874LS181內(nèi)部結(jié)構(gòu)2/22/202329由74LS181構(gòu)成16位ALU用4片74LS181→16位ALU74LS181片內(nèi)：并行進位片間：串行進位。2/22/202330由74LS181構(gòu)成16位ALU用4片74LS181+1片74LS182→16位ALU74LS181片內(nèi)：并行進位；片間：并行進位。①①①①①②②②③③③③2/22/202331四、譯碼器譯碼器功能：把輸入編碼譯成相應(yīng)的控制電位，作為芯片的片選信號或其他操作控制信號。特點：有n個輸入變量，2n條輸出變量（n:2n）；輸入信號的2n個編碼對應(yīng)于2n條輸出線輸出：當(dāng)輸入為某一編碼時，對應(yīng)僅有一根輸出為“0”（或為“1”），其余輸出均為“1”（或為“0”）。常用的譯碼器芯片：74LS139：雙2－4譯碼器（n＝2）74LS138：3－8譯碼器（n＝3）2/22/20233274LS139內(nèi)部集成了兩個2－4譯碼器；功能表：“使能”控制端E：用來控制譯碼器是否工作，當(dāng)E#端為“1”時，禁止譯碼器工作，此時譯碼器的所有輸出線均為無效即“1”。輸入輸出EBAY0Y1Y2Y3HLLLLXLLHHXLHLHHLHHHHHLHHHHHLHHHHHLX：指可以取值1或者02/22/20233374LS139按照真值表，四個輸出的邏輯代數(shù)式為：2－4譯碼器邏輯電路：2/22/20233474LS1383輸入8輸出的譯碼器：3－8譯碼器；功能表：輸入輸出G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001111110111100100111011111001011