EDA技術(shù)及應(yīng)用試卷D含答案

文檔來源為：從網(wǎng)絡(luò)收集整理文檔來源為：從網(wǎng)絡(luò)收集整理.word版本可編輯.歡迎下載支持.#A=IFd(7)= '0'THENy<="000”**ELSIFd(6)=A=IFd(7)= '0'THENy<="000”**ELSIFd(6)=ELSIFd(5)=ELSIFd(4)=ELSIFd(3)=ELSIFd(2)=ELSIFd(1)=《EDA技術(shù)與應(yīng)用》試卷D一、填空題（每題2分，共10分）賦值語句中，為變量賦值的符號是（ ），為信號賦值的符號TOC\o"1-5"\h\z是（ ）。在VHDL中，BIT數(shù)據(jù)類型有（ ）種邏輯值。VHDL勺標(biāo)示符名必須以（ ），后跟若干字母、數(shù)字或單個下劃線組成，但最后不能為（ ）。VHDLE序設(shè)計(jì)中常用的庫有（ ）庫、STD庫、WOR庫。用VHD用言描述日t鐘脈沖CLK的上升沿時(shí)可寫為（ ）。二、選擇題（每題2分，共10分）VHDL＞用的庫是（ ）標(biāo)準(zhǔn)庫。A、IEEEB、STDC、WORKDPACKAGEVHDL勺實(shí)體聲明部分用來指定設(shè)計(jì)單元的（ ）。A、輸入端口B、輸出端口C、弓I腳D、以上均可在VHDL勺端口聲明語句中，用（ ）聲明端口為輸入方向。A、INB、OUTC、INOUTD、BUFFER一個設(shè)計(jì)實(shí)體可以擁有一個或多個（ ）。A、設(shè)計(jì)實(shí)體B、結(jié)構(gòu)體C、庫D實(shí)體名在VHDL中，定義信號名時(shí)，可以用（）符號為信號賦初值。D、<=三、程序分析（每題10分，共40分）要求：（1）將標(biāo)有下劃線語句補(bǔ)充完整（3分）（2）解釋后帶**的語句（3分）（3）說明該程序邏輯功能（4分）1、程序1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;**ENTITYencoderISPORT（d:IN;y:OUTSTD_LOGIC_VECTOR（2DOWNTO0））;**ENDencoder;ARCHITECTUREbehOFencoderISBEGIN'0'THENy<="001”‘0'THENy<="010”‘0'THENy<="011”‘0'THENy<="100”‘0'THENy<="101”‘0'THENy<="110”ELSIFd(0)= '0'THENy<="111”ENDIF;Endprocess;ENDbeh;2、程序2LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYISPORT(d,clk,clrn,prn,ena:instd_logic;q: );ENDd4;ARCHITECTUREaOFd4ISPROCESS(clk,prn,clrn,ena,d)BEGINIFprn='0'THENq<='1'; **ELSIFclrn='0'THENq<='0'; **ELSIFclk'eventANDclk='1'THEN**IFena='1'thenq<=d;ENDIF;ENDIF;ENDPROCESS;ENDa;3、程序3

Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitysubaddisPort(c:instd_logic;A,b:instd_logic_vector(3downto0);S:outstd_logic_vector(3downto0);Co:outstd_logic);;ArchitectureaofsubaddisSignala1,a2,a3:std_logic_vector(4downto0);BeginProcessBeginA1<= '0'&a;**A2<= '0'&b;Ifc='1'thenA3<=a1+a2;**ElseA3<=a1-a2; **Endif;—; —; Endprocess;Enda;4、程序4Libraryieee;LIBRARYIEEE;Libraryieee;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(s1,s2:INSTD_LOGIC;**a,b,c,d:INSTD_LOGIC;z:OUTSTD_LOGIC;);ENDENTITYmux41;ARCHITECTUREactivOFmux41ISSIGNALs: ;五、簡答題（五、簡答題（20分）1、一個最簡單的VHD用言由哪幾部分組成？簡述各部分的主要功能2、簡述信號和變量的區(qū)別。PROCESS(s,a,b,c,d)BEGINCASEsISWHEN “00" =>z<=a;WHEN “01" =>z<=b;WHEN “10" =>z<=c;WHEN “11" =>z<=d;WHENOTHERS=>z<='X'ENDPROCESS;**ENDactiv;四、用完整的VHDLa程序設(shè)計(jì)一個二輸入同或門，相關(guān)的標(biāo)識自定。（20分）《EDA技術(shù)與應(yīng)用》試卷D答案三、程序分析（每題10分，共40分）一、填空題（每題2分，共10分）賦值語句中，為變量賦值的符號是（：=）,為信號賦值的符號是（＜=）。在VHDL中，BIT數(shù)據(jù)類型有（兩）種邏輯值。VHDL的標(biāo)示符名必須以（字母開頭），后跟若干字母、數(shù)字或單個下劃線組成，但最后不能為（下劃線）。VHDLE序設(shè)計(jì)中常用的庫有（IEEE）庫、STD庫、WOR庫。用VHD用言描述日t鐘脈沖CLK的上升沿時(shí)可寫為（ ）。三、選擇題（每題2分，共10分）VHDL＞用的庫是（A）標(biāo)準(zhǔn)庫。A、IEEEB、STDC、WORKDPACKAGEVHDL勺實(shí)體聲明部分用來指定設(shè)計(jì)單元的（D）A、輸入端口B、輸出端口C、弓I腳D、以上均可在VHDL勺端口聲明語句中，用（A）聲明端口為輸入方向。A、INB、OUTC、INOUTD、BUFFER一個設(shè)計(jì)實(shí)體可以擁有一個或多個（B）A、設(shè)計(jì)實(shí)體B、結(jié)構(gòu)體C、庫D實(shí)體名在VHDL中，定義信號名時(shí)，可以用（C）符號為信號賦初值。要求：（4）將標(biāo)有下劃線語句補(bǔ)充完整（3分）（5）解釋后帶**的語句（3分）（6）說明該程序邏輯功能（4分）1、程序1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYencoderISPORT(d:INSTDLOGICVECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));**ENDencoder;ARCHITECTUREbehOFencoderISBEGINProcess(d)beginIFd(7)=THENy<="000”; **A=D、<=ELSIFd(6)=ELSIFd(5)=ELSIFd(4)=ELSIFd(3)=ELSIFd(2)=ELSIFd(1)='0'THENy<="001”‘0'THENy<="010”‘0'THENy<="011”‘0'THENy<="100”‘0'THENy<="101”‘0'THENy<="110”ELSIFd(0)= '0'THENy<="111”ENDIF;Endprocess;ENDbeh;2、程序2LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYd4ISPORT(d,clk,clrn,prn,ena:instd_logic;q:outSTDLOGIC);ENDd4;ARCHITECTUREaOFd4ISBEGINPROCESS(clk,prn,clrn,ena,d)BEGINIFprn='0'THENq<='1'; **ELSIFclrn='0'THENq<='0'; **ELSIFclk'eventANDclk='1'THEN**IFena='1'thenq<=d;ENDIF;ENDIF;ENDPROCESS;ENDa;3、程序3Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitysubaddisPort(c:instd_logic;A,b:instd_logic_vector(3downto0);S:outstd_logic_vector(3downto0);Co:outstd_logic);Endsubadd;ArchitectureaofsubaddisSignala1,a2,a3:std_logic_vector(4downto0);BeginProcessBeginA1<= '0'&a;**A2<= '0'&b;Ifc='1'thenA3<=a1+a2;**ElseA3<=a1-a2; **Endif;S<=a3(3downto0); Co<=a3(4);Endprocess;Enda;4、程序4LIBRARYIEEE;2、簡述信號和變量的區(qū)別2、簡述信號和變量的區(qū)別ENTITYmux41ISPORT(s1,s2:INSTD_LOGIC;**a,b,c,d:INSTD_LOGIC;z:OUTSTD_LOGIC;);ENDENTITYmux41;ARCHITECTUREactivOFmux41ISSIGNALs:STDLOGICVECTOR(1DOWNTO0);BEGINs<=s1&s2;PROCESS(s,a,b,c,d)BE