微處理器及其體系結(jié)構(gòu)

關(guān)于微處理器及其體系結(jié)構(gòu)1第1頁，共59頁，2023年，2月20日，星期四2第2章

8086/8088微處理器及其體系結(jié)構(gòu)

第2頁，共59頁，2023年，2月20日，星期四3§2.18088微處理器主要內(nèi)容：8088CPU外部引線及功能；8088CPU的內(nèi)部結(jié)構(gòu)和特點(diǎn)；各內(nèi)部寄存器的功能；8088的工作時(shí)序。第3頁，共59頁，2023年，2月20日，星期四4一、概述8088、8086基本類似16位CPU、AB寬度20位差別：指令預(yù)取隊(duì)列：8088為4字節(jié)，8086為6字節(jié)數(shù)據(jù)總線引腳：8088有8根，8086有16根8088為準(zhǔn)16位CPU，內(nèi)部DB為16位，但外部?jī)H為8位，16位數(shù)據(jù)要分兩次傳送本課程主要介紹8088（IBMPC采用）第4頁，共59頁，2023年，2月20日，星期四5指令預(yù)取隊(duì)列(IPQ)指令的一般執(zhí)行過程：取指令指令譯碼讀取操作數(shù)執(zhí)行指令存放結(jié)果第5頁，共59頁，2023年，2月20日，星期四6串行工作方式：8088以前的CPU采用串行工作方式：1）CPU訪問存儲(chǔ)器(存取數(shù)據(jù)或指令)時(shí)要等待總線操作的完成2）CPU執(zhí)行指令時(shí)總線處于空閑狀態(tài)缺點(diǎn)：CPU無法全速運(yùn)行解決：總線空閑時(shí)預(yù)取指令，使CPU需要指令時(shí)能立刻得到取指令1執(zhí)行1取操作數(shù)2執(zhí)行2CPUBUS忙碌忙碌忙碌忙碌存結(jié)果1取指令2第6頁，共59頁，2023年，2月20日，星期四7并行工作方式：8088CPU采用并行工作方式取指令2取操作數(shù)BIU存結(jié)果取指令3取操作數(shù)取指令4執(zhí)行1執(zhí)行2執(zhí)行3

EUBUS忙碌忙碌忙碌忙碌忙碌忙碌第7頁，共59頁，2023年，2月20日，星期四88088的流水線操作8088CPU包括兩大部分：EU和BIUBIU不斷地從存儲(chǔ)器取指令送入IPQ，EU不斷地從IPQ取出指令執(zhí)行EU和BIU構(gòu)成了一個(gè)簡(jiǎn)單的2工位流水線指令預(yù)取隊(duì)列IPQ是實(shí)現(xiàn)流水線操作的關(guān)鍵（類似于工廠流水線的傳送帶）新型CPU將一條指令劃分成更多的階段，以便可以同時(shí)執(zhí)行更多的指令例如，PIII為14個(gè)階段，P4為20個(gè)階段(超級(jí)流水線)第8頁，共59頁，2023年，2月20日，星期四9結(jié)論指令預(yù)取隊(duì)列的存在使EU和BIU兩個(gè)部分可同時(shí)進(jìn)行工作，從而帶來了以下兩個(gè)好處：提高了CPU的效率降低了對(duì)存儲(chǔ)器存取速度的要求第9頁，共59頁，2023年，2月20日，星期四108088/8086CPU的特點(diǎn)采用并行流水線工作方式對(duì)內(nèi)存空間實(shí)行分段管理：每段大小為16B～64KB用段地址和段內(nèi)偏移實(shí)現(xiàn)對(duì)1MB空間的尋址設(shè)置地址段寄存器指示段的首地址支持多處理器系統(tǒng)；片內(nèi)無浮點(diǎn)運(yùn)算部件，浮點(diǎn)運(yùn)算由數(shù)學(xué)協(xié)處理器8087支持（或用軟件模擬）

注：80486DX以后的CPU已將數(shù)學(xué)協(xié)處理器作為標(biāo)準(zhǔn)部件集成到CPU內(nèi)部第10頁，共59頁，2023年，2月20日，星期四118088CPU的兩種工作模式8088可工作于兩種模式：最小模式和最大模式最小模式為單處理機(jī)模式，控制信號(hào)較少，一般可不必外接總線控制器。最大模式為多處理機(jī)模式，控制信號(hào)較多，CPU必須通過總線控制器與總線相連。第11頁，共59頁，2023年，2月20日，星期四12二、8088CPU的引線及功能引腳定義的方法可大致分為：：每個(gè)引腳只傳送一種信息（RD等）；引腳電平的高低不同的信號(hào)（IO/M等）；CPU工作于不同方式有不同的名稱和定義（WR/LOCK等）；分時(shí)復(fù)用引腳（AD7

～AD0等）；引腳的輸入和輸出分別傳送不同的信息（RQ/GT等）。第12頁，共59頁，2023年，2月20日，星期四13主要引線（最小模式下）8088是工作在最小還是最大模式由MN/MX端狀態(tài)決定：MN/MX=0時(shí)工作于最大模式，反之工作于最小模式。數(shù)據(jù)信號(hào)線(DB)與地址信號(hào)線(AB)：AD7～AD0：三態(tài)，地址/數(shù)據(jù)復(fù)用線。ALE有效時(shí)為地址的低8位。地址信號(hào)有效時(shí)為輸出，傳送數(shù)據(jù)信號(hào)時(shí)為雙向。A19～A16：三態(tài)，輸出。高4位地址信號(hào)，與狀態(tài)信號(hào)S6-S3分時(shí)復(fù)用。A15～A8：三態(tài)，輸出。輸出8位地址信號(hào)。第13頁，共59頁，2023年，2月20日，星期四14主要的控制和狀態(tài)信號(hào)WR：三態(tài)，輸出。寫命令信號(hào)；RD：三態(tài)，輸出。讀命令信號(hào)；IO/M：三態(tài)，輸出。指出當(dāng)前訪問的是存儲(chǔ)器還是I/O接口。高：I/O接口，低：內(nèi)存DEN：三態(tài)，輸出。低電平時(shí)，表示DB上的數(shù)據(jù)有效；RESET：輸入，為高時(shí)，CPU執(zhí)行復(fù)位；ALE：三態(tài)，輸出。高：AB地址有效；DT/R：三態(tài)，輸出。數(shù)據(jù)傳送方向，高：CPU輸出，低：CPU輸入第14頁，共59頁，2023年，2月20日，星期四15[例]：當(dāng)WR=1，RD=0，IO/M=0時(shí)，表示CPU當(dāng)前正在進(jìn)行讀存儲(chǔ)器操作。第15頁，共59頁，2023年，2月20日，星期四16READY信號(hào)(輸入)：用于協(xié)調(diào)CPU與存儲(chǔ)器、I/O接口之間的速度差異READY信號(hào)由存儲(chǔ)器或I/O接口發(fā)出。READY=0時(shí)，CPU就在T3后插入TW周期，插入的TW個(gè)數(shù)取決于READY何時(shí)變?yōu)楦唠娖?。?6頁，共59頁，2023年，2月20日，星期四17中斷請(qǐng)求和響應(yīng)信號(hào)INTR：輸入，可屏蔽中斷請(qǐng)求輸入端。高：有INTR中斷請(qǐng)求NMI：輸入，非屏蔽中斷請(qǐng)求輸入端。低高，有NMI中斷請(qǐng)求INTA：輸出，對(duì)INTR信號(hào)的響應(yīng)。第17頁，共59頁，2023年，2月20日，星期四18總線保持信號(hào)HOLD：總線保持請(qǐng)求信號(hào)輸入端。當(dāng)CPU

以外的其他設(shè)備要求占用總線時(shí)，通過該引腳向CPU發(fā)出請(qǐng)求。HLDA：輸出，對(duì)HOLD信號(hào)的響應(yīng)。為高電平時(shí)，表示CPU已放棄總線控制權(quán)，所有三態(tài)信號(hào)線均變?yōu)楦咦锠顟B(tài)。第18頁，共59頁，2023年，2月20日，星期四19三、8088CPU的內(nèi)部結(jié)構(gòu)8088內(nèi)部由兩部分組成：執(zhí)行單元（EU）總線接口單元（BIU）第19頁，共59頁，2023年，2月20日，星期四20執(zhí)行單元EU功能:執(zhí)行指令

從指令隊(duì)列中取指令代碼譯碼在ALU中完成數(shù)據(jù)的運(yùn)算運(yùn)算結(jié)果的特征保存在標(biāo)志寄存器FLAGS中。第20頁，共59頁，2023年，2月20日，星期四21執(zhí)行單元包括

算術(shù)邏輯單元（運(yùn)算器）8個(gè)通用寄存器1個(gè)標(biāo)志寄存器

EU部分控制電路第21頁，共59頁，2023年，2月20日，星期四22總線接口單元BIU功能：從內(nèi)存中取指令送入指令預(yù)取隊(duì)列負(fù)責(zé)與內(nèi)存或輸入/輸出接口之間的數(shù)據(jù)傳送在執(zhí)行轉(zhuǎn)移程序時(shí)，BIU使指令預(yù)取隊(duì)列復(fù)位，從指定的新地址取指令，并立即傳給執(zhí)行單元執(zhí)行。第22頁，共59頁，2023年，2月20日，星期四238088的內(nèi)部寄存器含14個(gè)16位寄存器，按功能可分為三類8個(gè)通用寄存器4個(gè)段寄存器2個(gè)控制寄存器第23頁，共59頁，2023年，2月20日，星期四24通用寄存器

數(shù)據(jù)寄存器（AX，BX，CX，DX）地址指針寄存器（SP，BP）變址寄存器（SI，DI）第24頁，共59頁，2023年，2月20日，星期四25數(shù)據(jù)寄存器8088含4個(gè)16位數(shù)據(jù)寄存器，它們又可分為8個(gè)8位寄存器，即：AXAH，ALBXBH，BLCXCH，CLDXDH，DL常用來存放參與運(yùn)算的操作數(shù)或運(yùn)算結(jié)果第25頁，共59頁，2023年，2月20日，星期四26數(shù)據(jù)寄存器特有的習(xí)慣用法AX：累加器。多用于存放中間運(yùn)算結(jié)果。所有I/O指令必須都通過AX與接口傳送信息；BX：基址寄存器。在間接尋址中用于存放基地址；CX：計(jì)數(shù)寄存器。用于在循環(huán)或串操作指令中存放循環(huán)次數(shù)或重復(fù)次數(shù)；DX：數(shù)據(jù)寄存器。在32位乘除法運(yùn)算時(shí)，存放高16位數(shù)；在間接尋址的I/O指令中存放

I/O端口地址。第26頁，共59頁，2023年，2月20日，星期四27地址指針寄存器SP：堆棧指針寄存器，其內(nèi)容為棧頂?shù)钠频刂?；BP：基址指針寄存器，常用于在訪問內(nèi)存時(shí)存放內(nèi)存單元的偏移地址。第27頁，共59頁，2023年，2月20日，星期四28BX與BP在應(yīng)用上的區(qū)別作為通用寄存器，二者均可用于存放數(shù)據(jù)；作為基址寄存器，BX通常用于尋址數(shù)據(jù)段；BP則通常用于尋址堆棧段。BX一般與DS或ES搭配使用第28頁，共59頁，2023年，2月20日，星期四29變址寄存器SI：源變址寄存器DI：目標(biāo)變址寄存器變址寄存器常用于指令的間接尋址或變址尋址。特別是在串操作指令中，用SI存放源操作數(shù)的偏移地址，而用DI存放目標(biāo)操作數(shù)的偏移地址。第29頁，共59頁，2023年，2月20日，星期四30段寄存器用于存放邏輯段的段基地址(邏輯段的概念后面將要介紹)

CS：代碼段寄存器

代碼段用于存放指令代碼

DS：數(shù)據(jù)段寄存器

ES：附加段寄存器

數(shù)據(jù)段和附加段用來存放操作數(shù)

SS：堆棧段寄存器

堆棧段用于存放返回地址，保存寄存器內(nèi)容，傳遞參數(shù)第30頁，共59頁，2023年，2月20日，星期四31控制寄存器IP：指令指針寄存器，其內(nèi)容為下一條要執(zhí)行的指令的偏移地址FLAGS：標(biāo)志寄存器狀態(tài)標(biāo)志：存放運(yùn)算結(jié)果的特征控制標(biāo)志：控制某些特殊操作

6個(gè)狀態(tài)標(biāo)志位(CF，SF，AF，PF，OF，ZF)3個(gè)控制標(biāo)志位(IF，TF，DF)第31頁，共59頁，2023年，2月20日，星期四32四、存儲(chǔ)器尋址物理地址8088：20根地址線，可尋址220(1MB)個(gè)存儲(chǔ)單元CPU送到AB上的20位的地址稱為物理地址

第32頁，共59頁，2023年，2月20日，星期四33物理地址物理地址..60000H60001H60002H60003H60004H...12HF0H1BH08H存儲(chǔ)器的操作完全基于物理地址。問題：8088的內(nèi)部總線和內(nèi)部寄存器均為16位，如何生成20位地址？解決：存儲(chǔ)器分段第33頁，共59頁，2023年，2月20日，星期四34存儲(chǔ)器分段高地址低地址段基址段基址段基址段基址最大64KB，最小16B段i-1段i段i+1第34頁，共59頁，2023年，2月20日，星期四35邏輯地址段基地址和段內(nèi)偏移組成了邏輯地址

段地址偏移地址(偏移量)格式為：段地址:偏移地址物理地址=段基地址×16+偏移地址60002H00H12H60000H0000段基地址（16位）段首地址×××???×××偏移地址=0002H第35頁，共59頁，2023年，2月20日，星期四36BIU中的地址加法器用來實(shí)現(xiàn)邏輯地址到物理地址的變換8088可同時(shí)訪問4個(gè)段，4個(gè)段寄存器中的內(nèi)容指示了每個(gè)段的基地址段基址段內(nèi)偏移物理地址+16位20位0000第36頁，共59頁，2023年，2月20日，星期四37[例]：已知CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H，

DS段有一操作數(shù)，其偏移地址=0204H，

1)畫出各段在內(nèi)存中的分布

2)指出各段首地址

3)該操作數(shù)的物理地址=？10550H250A0H2EF00H8FF00HCSSS

CSDSES解：

各段分布及段首址見右圖所示。操作數(shù)的物理地址為：250AH×10H+0204H=252A4H第37頁，共59頁，2023年，2月20日，星期四38堆棧及堆棧段的使用內(nèi)存中一個(gè)按FILO方式操作的特殊區(qū)域每次壓棧和退棧均以WORD為單位SS存放堆棧段地址，SP存放段內(nèi)偏移，SS:SP構(gòu)成了堆棧指針堆棧用于存放返回地址、過程參數(shù)或需要保護(hù)的數(shù)據(jù)常用于響應(yīng)中斷或子程序調(diào)用第38頁，共59頁，2023年，2月20日，星期四39堆棧操作SPSSSS壓棧前退棧后高低低高高12HSSF0HSP壓棧后低高SPSPSPF0H12HSP第39頁，共59頁，2023年，2月20日，星期四40[例]：若已知（SS）=1000H（SP）=2000H則堆棧段的段首地址=？棧頂?shù)刂?？若現(xiàn)在把1234H送入堆棧，則它所在的存儲(chǔ)單元地址=？若該段最后一個(gè)單元地址為2FFFH，則棧底地址=？段首棧底棧頂堆棧段第40頁，共59頁，2023年，2月20日，星期四41五、時(shí)序時(shí)序的概念：CPU各引腳信號(hào)在時(shí)間上的關(guān)系?？偩€周期：CPU完成一次訪問內(nèi)存(或接口)操作所需要的時(shí)間。一個(gè)總線周期至少包括4個(gè)時(shí)鐘周期。時(shí)鐘周期：由時(shí)鐘發(fā)生器產(chǎn)生。是計(jì)算機(jī)內(nèi)部最小的時(shí)間單位，用Ti表示。(總線周期的時(shí)序參見教材p35)第41頁，共59頁，2023年，2月20日，星期四42§2.2系統(tǒng)總線

主要內(nèi)容：總線的基本概念和分類；總線的工作方式；常用系統(tǒng)總線標(biāo)準(zhǔn)。第42頁，共59頁，2023年，2月20日，星期四43一、概述總線：

是一組導(dǎo)線和相關(guān)的控制、驅(qū)動(dòng)電路的集合。是計(jì)算機(jī)系統(tǒng)各部件之間傳輸?shù)刂?、?shù)據(jù)和控制信息的公共通道。地址總線（AB）數(shù)據(jù)總線（DB）控制總線（CB）第43頁，共59頁，2023年，2月20日，星期四44總線結(jié)構(gòu)的優(yōu)點(diǎn)簡(jiǎn)化系統(tǒng)設(shè)計(jì)（模塊化）提高兼容性便于擴(kuò)充升級(jí)便于維修減低生產(chǎn)成本第44頁，共59頁，2023年，2月20日，星期四45總線分類

CPU總線：CPU

其他部件系統(tǒng)總線：主機(jī)I/O接口外部總線：微機(jī)外設(shè)片內(nèi)總線片外總線按相對(duì)CPU的位置按層次結(jié)構(gòu)第45頁，共59頁，2023年，2月20日，星期四46總線結(jié)構(gòu)單總線結(jié)構(gòu)簡(jiǎn)單，但總線競(jìng)爭(zhēng)嚴(yán)重CPUMMI/OI/OI/O第46頁，共59頁，2023年，2月20日，星期四47多總線結(jié)構(gòu)面向CPU的雙總線結(jié)構(gòu)面向主存的雙總線結(jié)構(gòu)雙總線結(jié)構(gòu)多總線結(jié)構(gòu)第47頁，共59頁，2023年，2月20日，星期四48多總線結(jié)構(gòu)(續(xù))教材p55圖2-23：面向CPU的雙總線結(jié)構(gòu)把需要很高帶寬的主存儲(chǔ)器用存儲(chǔ)總線單獨(dú)與CPU相連問題：外設(shè)到主存的數(shù)據(jù)傳輸必須通過CPU，

傳輸效率低，無法實(shí)現(xiàn)DMA傳輸圖2-24：面向主存的雙總線結(jié)構(gòu)主存儲(chǔ)器即與CPU直接連接，又與系統(tǒng)總線連接，較好地解決了上述問題第48頁，共59頁，2023年，2月20日，星期四49三、常見的系統(tǒng)總線ISA（8/16位）PCI（32/64位）AGP（加速圖形端口，用于提高圖形處理能力）自學(xué)P61~P64自行查找資料：ISA、PCI、AGP分別位于系統(tǒng)的的哪一個(gè)部分？第49頁，共59頁，2023年，2月20日，星期四50總線的主要性能指標(biāo)總線帶寬（B/S）：?jiǎn)挝粫r(shí)間內(nèi)總線上可傳送的數(shù)據(jù)量總線位寬（bit）：能同時(shí)傳送的數(shù)據(jù)位數(shù)總線的工作頻率（MHz）總線帶寬=(位寬/8)(工作頻率/每個(gè)存取周期的時(shí)鐘數(shù))第50頁，共59頁，2023年，2月20日，星期四51四、8088系統(tǒng)總線最小模式——僅支持單處理器（p28圖2-10）最小模式下主要解決：地址與數(shù)據(jù)的分離地址鎖存電路實(shí)現(xiàn)方案用3片8位的鎖存器8282實(shí)現(xiàn)地址鎖存。ALE為鎖存控制信號(hào)，OE#≡0使鎖存的地址直接輸出；用1片雙向三態(tài)門8286用作數(shù)據(jù)總線驅(qū)動(dòng)和隔離，DT/R#作為方向控制，DEN#作為開門信號(hào)；其他控制信號(hào)由8088直接產(chǎn)生。第51頁，共59頁，2023年，2月20日，星期四52最小模式下的連接示意圖8088CPU??控制總線數(shù)據(jù)總線地址總線地址鎖存數(shù)據(jù)收發(fā)器ALE時(shí)鐘發(fā)生器3片8282DT/R#DEN#8286第52頁，共59頁，2023年，2月20日，星期四53最大模式最大模式——可支持多處理器（p31圖2-12）大多數(shù)控制信號(hào)是由總線控制器8288對(duì)S0#、S1#、S2#三個(gè)信號(hào)譯碼得到，如DT/R#、ALE、DEN#、IOR#、IOW#、MEMR#、MEMW#信號(hào)。DB和AB的構(gòu)成基本同最小模式。PC/XT機(jī)的總線采用了最大模式，但有三點(diǎn)區(qū)別：地址總線驅(qū)動(dòng)用2個(gè)74LS373和1個(gè)74LS244代替3個(gè)8282