流水線實(shí)驗(yàn)報(bào)告1.理解計(jì)算機(jī)指令的協(xié)調(diào)工作原理,初步掌握設(shè)計(jì)

5段流水CPU實(shí)驗(yàn)?zāi)坷斫庥?jì)算機(jī)指令流水線的協(xié)調(diào)工作原理 初步掌握流水線的設(shè)計(jì)原理深刻理解流水線寄存器在流水線實(shí)現(xiàn)中所起的重要作理解和掌握流水段的劃分、設(shè)計(jì)原理及其實(shí)現(xiàn)方法原掌握運(yùn)算器、寄存器堆、器、控制器在流水工作方式下 有別于實(shí)驗(yàn)一的設(shè)計(jì)方法掌握流水方式下,通過I/O實(shí)驗(yàn)內(nèi)容和任采用Verilog在QuartusII中實(shí)現(xiàn)基本的具有20條MIPS指令的5段流水CPU完成5段流水CPU采用I/O統(tǒng)一編址方式,即將輸入輸出的I/O地址空間，作為數(shù)據(jù)存取空間的一部分,實(shí)現(xiàn)與外部設(shè)備的輸入輸出端口設(shè)計(jì)。實(shí)驗(yàn)中可采用高端利用設(shè)計(jì)的I/O端口，通過lw指令，輸入DE2實(shí)驗(yàn)板上的按鍵等輸入設(shè)備信息。即將外部設(shè)備狀態(tài)，讀到CPU內(nèi)部寄存器。I/OswDE2LED燈等輸出設(shè)備的控制信號(hào)（或數(shù)據(jù)信息。即將對(duì)外部設(shè)備的控制數(shù)據(jù)，從CPU內(nèi)部的寄存器，寫入到外部設(shè)備的相應(yīng)控制寄利用自己編寫的程序代碼CPU上，實(shí)現(xiàn)對(duì)板載輸入開關(guān)或按鍵的狀態(tài)輸入，并將判別或處理結(jié)果利用板載LED燈或7段LED數(shù)碼管顯示出來(lái)。例如，將一路4bit二進(jìn)制輸入與另一路4bit二進(jìn)制輸入相加，利用兩組分別2個(gè)LED10LED10（具體任務(wù)形式不做嚴(yán)格規(guī)定,同學(xué)可自由創(chuàng)意。在實(shí)現(xiàn)MIPS基本20在實(shí)驗(yàn)報(bào)告中，匯報(bào)自己的設(shè)計(jì)思想和方法；并提 匯編程序設(shè)計(jì)代碼實(shí)驗(yàn)過5CPUCPU十個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)。實(shí)驗(yàn)二基本單周期CPU中的部分組件代碼可以在這次實(shí)驗(yàn)中復(fù)用。頂層文首先我們需要實(shí)現(xiàn)流水線CPU的頂層文件 間的信號(hào)線。一共需要實(shí)現(xiàn)10個(gè)模塊，分別是PC寄存器，5個(gè)流水線級(jí)模塊以及4個(gè)流水線寄存器Figure1:流水線CPU的具體實(shí)現(xiàn)見附錄A.1PC寄存PC寄存器pipe_pc.v是要實(shí)現(xiàn)的第一個(gè)模塊。這個(gè)模塊接受復(fù)位reset、時(shí)鐘clock信號(hào)、32位pc值以及w_pc信號(hào)。當(dāng)它接受到reset信號(hào)時(shí)，它將自身32位寄存器的值置為0。當(dāng)它在時(shí)鐘沿上，并且w_pc有效時(shí)，它會(huì)將pc值寫入寄存器內(nèi)。@@=gg具體實(shí)現(xiàn)見附錄A.2IF第二個(gè)需要實(shí)現(xiàn)的模塊為流水線IF級(jí)模塊pipe_if.v。這個(gè)模塊主要復(fù)用了單周期的指令sc_instmempcsourcepcoo具體實(shí)現(xiàn)見附錄A.3IF/ID下一個(gè)需要實(shí)現(xiàn)的模塊是流水線IF/ID寄存器模塊pipe_if_id.v。這個(gè)模塊在w_pc有效時(shí)，保存了指令字inst以及自增后的pc值pc_plus4。gg具體實(shí)現(xiàn)見附錄A.4ID級(jí)模ID級(jí)模塊是本次實(shí)驗(yàn)中最關(guān)鍵的內(nèi)容。IDpipe_id.v下，主要有控制單元、控制單元在文 下。包含三個(gè)部分：指令譯碼單元、直通單元與風(fēng)險(xiǎn)檢測(cè)單元指令譯碼單元指令譯碼單元在文件cu_decode.v下。其中大部分內(nèi)容復(fù)用了單周期cpusc_cu.valuc上做了一些修改。具體實(shí)現(xiàn)見附錄A.5.2直通單元直通單元在文件cu_fwu.v下，它接受EX/MEM流水線寄存器、MEM/WB流水線寄存器中保存的控制信號(hào)，產(chǎn)生選擇信號(hào)forward，在寄存器堆、EX級(jí)、MEM級(jí)和WB級(jí)的結(jié)果中進(jìn)行選擇。由于ALU擁有兩個(gè)輸入，因此我們需要兩個(gè)直通單元對(duì)每個(gè)輸入做直通。@@x 具體實(shí)現(xiàn)見附錄A.5.3風(fēng)險(xiǎn)檢測(cè)單元由于直通不能解決所有的數(shù)據(jù)，所欲我們需要實(shí)現(xiàn)風(fēng)險(xiǎn)檢測(cè)單元，在發(fā)生無(wú)法解決的數(shù)據(jù)時(shí)停頓流水線，即使w_pc信號(hào)無(wú)效。@@g具體實(shí)現(xiàn)見附錄A.5.4g 將之前所述的指令譯碼單元、直通單元和風(fēng)險(xiǎn)檢測(cè)單元整合起來(lái)，形成完整的控制單元g__ wregwreg==w_pcwmem=====ueaa完整實(shí)現(xiàn)見附錄A.5.1rsrtequ將直通后的結(jié)果相減，如果為0，那么設(shè)置rsrtequ有效，并傳入控制單元@q2@q2具體實(shí)現(xiàn)見附錄A.5.5ID首先為了直通和風(fēng)險(xiǎn)檢測(cè)，ID級(jí)需要輸入EX/MEM流水線寄存器、MEM/WB流水線寄存器中保存的控制信號(hào)，以及流水線的EX級(jí)、MEM級(jí)和WB級(jí)的結(jié)果。隨后已經(jīng)實(shí)現(xiàn)好的單元連接起nn uu完整實(shí)現(xiàn)見附錄A.5xqID/EX流水線寄xq與IF/ID流水線寄存器類似，但是的是ID級(jí)產(chǎn)生的控制信號(hào)、寄存器輸出和立即數(shù)。EX級(jí)模復(fù)用單周期CPU中ALU模塊和jal模塊的代碼。完整實(shí)現(xiàn)見附錄A.7 與IF/ID流水線寄存器類似，但是的是從EX級(jí)流入的控制信號(hào)、寄存器輸出和ALU輸出。MEMCPUsc_datamemI/O實(shí)現(xiàn)。 與IF/ID流水線寄存器類似，但是的是從MEM級(jí)流入的控制信號(hào)、ALU輸出、器輸出。WB級(jí)模僅有一個(gè)mux選擇ALU輸出和器輸出，并將數(shù)據(jù)寫回寄存器堆。uu實(shí)驗(yàn)總設(shè)計(jì)實(shí)現(xiàn)了基本的5段流水線CPU使用進(jìn)行仿真并解決設(shè)計(jì)中出現(xiàn)的問題熟悉了QuartusII和的使用和Verilog硬件描述語(yǔ)言的編寫Veriloguuuuuuuud de;e[;eemee,;e[;eewreeewreeebaues,;e[;e,;e ;e[; ppe_csan(s,cc,next_pc, pip_ff_sage(e_c,pc,pc_1,a,pc_3, cps,next_pc, pie_if_idf_dpe(reset,c,pus,inst, id_c_ps4,t ed_(reset,cock, id_c_ps4,, ex_d,e2e,, e,e_,, au_es,emaus,, nw,fin_d, pcsource,pc, weg,me,we,jal,au,am,shift,id_exc_pls4,a,b,i,d,exdex_pe(reset,,weg,me,we,jal,au,am,id_exc_pls4,a,b,i, exshft,e_c_ps,ex_a,ex_b,em,ex_d exegeew,e_m2r,ewe,xja,exalu,eaumm,exshft,e_c_ps,ex_a,ex_b,em,ex_d, ex_em_weg,memm2,e_emwe,u_s,e_em_, eexmemxem(e,, ex_em_weg,memm2,e_emwe,u_s,e_em_,, ewe,m,,eal_es,e, ememes(emcc, ewe,m,,eal_es,e,, ewg,ewm2e,mmwa,mu,, i_0,i,i,t_,o_, ppe_mem_wbw(e,, ewg,ewm2e,mmwa,mu,, wbwr,w_m2reg,wb_l_es,w_emot, ewbw_sagew_wreg,w_2eg,w_au_es,memo,, n,fin_d,n 95e dueecse,clock,next_pc,, 4 ntreset,; nut[:] nut; outputreg[:]9 awas@(posedgeckornegedge n if(reset==0) pc= endelsen if(wc==1) pc= knnknnuug@g

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_ xq_ xqn 1oduecu(op,func,2ex_d,e2e,,3e,e_,,45we,2g,,6jal,aluc,m,,7regrt,8w,9,put:]op,input[4:0]rs,put[:]nutxm2rg,;nut[:]; u_ _wreg=w_pc =w_pc wmem=w_pc=== =nn1nn1d=r_type&&~func[4]~func[3]&~func[1];b=r_type&&~func[4]~func[3]&func[1];d=r_type&&~func[4]~func[3]&~func[1]&; wiexor=r_type func[5]&~func[4]&~func[3] func[2]&func[1]&; wiei_sll=r_type&~func[5]&~func[4]&~func[3] ~func[2]&~func[1]&; wiei_srl=r_type&~func[5]&~func[4]&~func[3] ~func[2]&func[1]&;i_sra=r_type&~func[5]&~func[4]&~func[3]~func[2]func[1]&; =r_type&~func[5]&~func[4]&func[3]~func[2]&&;i=&~op[4]&~op[2]&i=&~op[4]&op[2]&i=&~op[4]&op[2]&;i=&~op[4]&op[2]&w=&~op[4]&~op[2]&;=&~op[4]&~op[2]&;q=&~op[4]&op[2]&e=&~op[4]&op[2]&;=&~op[4]&op[2]&;=&~op[4]&~op[2]&=&~op[4]&~op[2]&; assignpcsource[1]=i_jr|i_j| sgnpcsource[0]=(eq&rsrtequ)|i_be&~rsrtequ)|i_j|i_jalassgnwreg=ad|b |d| |r i_sll| |i_sra|addi|i|_ori|_xoi|w |i |sgnc]=sgnuc]=sub||i_srl|i_sra| | |i_bnen]=||i_sra|i|;n]=d||i_slli_srl||_ai|;nt=||i_sranm=i|i|i|i|i_w|sw|;nt=i|w|||n=ng=;n=i|i|i|i|i_w|sw|;n=enn @g ==g= &&==&&g &&==&&

22@gg g@gq2dd 5 treset,; tweg,me,we,jal,aum,; t:] t[3:]dex_c_pls,q1,q2, t:]

,ex_alc,eaum,t,expcpus,ex_q1,ex_q2,,ex_d outputregexweg,_m2g,ex_we,eja,eauim,; outputreg[:]; ; outputreg[:] aas@(posedgeclckornegedge n if(reset==0)egn//needre ex_wreg<= g<= ex_wmem<= al<= exalumm<= st<= xac<=endlsenex_wreg<=e2g<=;ex_wmem<=;exjal<=eimm<=;ex_hft<=;xac<=s4<=;ex_q1<=ex_q2<=mm<=ex_d<=ngnguuuuxsx==1ex_mem_wmem1 asa xx outputreg[:]ea,; outputreg[:]; aas@(posedgeclckornegedge if(reset==0)n eweg<= e_2g<= m