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文檔簡介
第6CMOS
2
34 (Layout版圖與電路圖一致性檢驗(yàn)(LVS,LayoutVersus設(shè)計(jì)規(guī)則檢驗(yàn)(DRC,DesignRule電氣規(guī)則檢驗(yàn)(ERC,ElectricalRuleceandroute,自動 567
金屬 89InInAp-np-nCross-SectionalongA-
最小間距s最短露頭t離周邊最短距離d Same0
Different292 633232
orVia
233234 43 1
45145Metal Active
Metalto 222
注入:橫向注入導(dǎo)致np
n阱(nn阱(n 掩蔽n、p摻雜 p+=(pSelect)∩(Active)∩(nWell)∩(NOT(poly))
一條柵的邊與有源區(qū)邊界改變處 一條柵的邊與有源區(qū)邊界改變處SSggdac2Spac
溝道長度溝道寬度
F 2 6.5FETnFET和pFET
nCoxWn
L Ln
LLp
nWn/
/ 要使
rW
其中r
L
L Lp220cm2/V /V2n在此條件下,RchnRchpp220cm2/V /V2n
體管的常數(shù)為s(W/L)、R1x/s、sC1x
One
TwofingersLessdiffusion 平線,分別置于畫四個輸入的多晶硅柵,等間距畫pFET的有源區(qū)條和nFET的有源畫金屬線,按規(guī)定的邏輯進(jìn)行互 紅線與綠線交叉產(chǎn)生一個FET在黃色邊框內(nèi)為pFET,色 用頂點(diǎn)代表FET的漏和源,用邊代表FET半身和柵,根 電路關(guān)系連接頂點(diǎn),由此形成
jCijCiCBX=C?(A+
LogicGraph
C
利
Wp Wp
WpWp
In3
WpWp
串聯(lián)的FET最好比單個 ffab gga(b
gg(ab)x xx ffabga(b bcadbcad bcadbcad (a)Logicgraphsfor (b)EulerPaths{abc
x
xabc(c)stickdiagramforordering{abc SFABS
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