eda課程設計實習心得體會報告

eda課程設計實習心得體會報告

eda課程設計實習心得體會報告(一)

EDA課程設計心得體會，這次EDA課程設計歷時兩個星期，通過這次設計，通過這次課程設計使我懂得了理論與實際相結合是很重要的，在設計的過程中遇到問題，同時在設計的過程中發(fā)覺了自己的缺乏之處，這次設計的數(shù)字秒表還是比擬勝利的，在設計中遇到了許多問題，PLC實訓心得，在學完PLC理論課程后我們做了課程設計，此次設計以分組的方式進展，沒有過實際開發(fā)設計的閱歷，我們根本學會了PLC設計的步聚和根本方法。

這次EDA課程設計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學的到許多許多的東西，同時不僅可以穩(wěn)固以前所學過的學問，而且學到了許多在書本上所沒有學到過的學問。通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加深厚的興趣。特殊是當每一個子模塊編寫調試勝利時，心里特殊的快樂。但是在編寫頂層文件的程序時，遇到了不少問題，特殊是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，最終找出了錯誤和警告，排解困難后，程序編譯就通過了，心里最終舒了一口氣。在波形仿真時，也遇到了一點困難,想要的結果不能在波形上得到正確的顯示:在設定輸入的時鐘信號后，數(shù)字秒表開頭計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調試之后，才發(fā)覺是由于輸入的時鐘信號對于器件的延遲時間來說太短了。經過屢次調試，最終找到了比擬適宜的輸入數(shù)值：時鐘周期設置在15秒左右比擬適宜。另外，Endtime的值需要設置的長一點：500us左右，這樣就可以觀看到完整的仿真結果。

其次，在連接各個模塊的時候肯定要留意各個輸入、輸出引腳的線寬，由于每個線寬是不一樣的，只要讓各個線寬相互匹配，才能得出正確的結果，否則，消失任何一點小的誤差就會導致整個文件系統(tǒng)的編譯消失錯誤提示，在器件的選擇上也有肯定的技巧，只有選擇了適宜當前電路所適合的器件，編譯才能得到完滿勝利。

通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論學問是遠遠不夠的，只有把所學的理論學問與實踐相結合起來，從理論中得出結論，才能真正為社會效勞，從而提高自己的實際動手力量和獨立思索的力量。在設計的過程中遇到問題，可以說得是困難重重，這究竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)覺了自己的缺乏之處，對以前所學過的學問理解得不夠深刻，把握得不夠堅固。

在設計過程中，總是遇到這樣或那樣的問題。有時發(fā)覺一個問題的時候，需要做大量的工作，花大量的時間才能解決。自然而然，我的急躁便在其中建立起來了。為以后的工作積存了閱歷，增加了信念。

eda課程設計實習心得體會報告(二)

短暫的一周實訓已經過去了，對于我來說這一周的實訓給予了我太多有用的東西了，不僅讓我更深層次的對課本的理論學問深入了理解，而且還讓我對分析事物的規(guī)律思維力量得到了熬煉，提高了實際動手力量，下面談一下就這一周實訓中我自己的一些心得體會。一周的實訓已經過去了，我們在教師供應的實踐平臺上通過自己的實踐學到了許多課本上學不到的珍貴東西，熟識了對QuartusⅡ軟件的一般工程的操作和學到了處理簡潔問題的根本方法，更重要的是把握了VHDL語言的根本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論學問學習過程中要一步一個腳印的扎實學習，敏捷的把握和運用專業(yè)理論學問這樣才能在以后出去工作的實踐過程中有所成果。

最終還要感謝學校為我們供應這樣專業(yè)的實踐平臺還有甕教師在一周實訓以來的不斷指導和同學的熱忱幫忙?？偟膩碚f，這次實訓我收獲很大。

同時，感謝大專兩年來全部的教師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)學問，更教會我做人的道理。

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅穩(wěn)固了以前學過的學問，而且還學到了怎樣運用EDA設計三種波形的整個過程和思路，更加強了我們動手力量，同時也提高了我們的思索力量的熬煉，我們在寫程序的同時還要學會要改程序，依據錯誤的地方去修改程序。

本文基于VerilogHDL的乒乓球嬉戲機設計，利用VerilogHDL語言編寫程序實現(xiàn)其波形數(shù)據功能在分析了CPLD技術的根底上，利用CPLD開發(fā)工具對電路進展了設計和仿真，從分別器件到系統(tǒng)的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現(xiàn)的功能都能實現(xiàn)，但也存在著缺乏和需要進一步改良的地方，為我今后的學習和工作奠下了堅實的根底。通過此次的實訓課題，把握了制作乒乓球嬉戲機技術的原理及設計要領，學習并把握了可編程規(guī)律電路的設計，把握了軟件、CPLD元件的應用，受益匪淺，特別感謝甕教師這一學期來的指導與教導，感謝教師在學習上賜予的指導，教師尋常的工作也很忙，但是在我們學習的過程中，重來沒有耽誤過，我們遇到問題問他，他重來都是很有急躁，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的`不能解決的，他都協(xié)作同學竭力解決。最終祝福甕教師身體安康，全家幸福。

通過這次課程設計，我進一步熟識了VerilogHDL語言的構造，語言規(guī)章和語言類型。對編程軟件的界面及操作有了更好的熟識。在編程過程中，我們雖然遇到了許多困難和問題,到最終還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有急躁，要學會一步步的去找問題的根源，才能解決問題，還請教教師賜予指導和幫忙。這次實訓給我最深的印象就是擴大自己的學問面，知道要培育哪些技能對我們的專業(yè)很重要。通過這次課程設計，培育了我們共同合作的力量。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有缺乏之處。

eda課程設計實習心得體會報告(三)

本學期末我們進展了EDA實訓，我們組做的是四路智能搶答器，不過本次實訓與以往最大的不同是在嫻熟并把握Verilog硬件描述語言的根底上，運用Quartus軟件,對其進展波形以及功能的仿真。我們組搶答器的設計要求是：可容納四組參賽者，每組設置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復位端RST，加分按鈕端ADD，計時預置掌握端LDN，計時使能端EN，計時預置數(shù)據調整按鈕可以用如TA、TB表示;系統(tǒng)的輸出信號有：四個組搶答勝利與否的指示燈掌握信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數(shù)碼顯示掌握信號若干，搶答勝利組別顯示的掌握信號若干，各組計分動態(tài)顯示的掌握信號若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答計時模塊、搶答計分模塊。

實訓的第一天我們組三個人就開頭對搶答器的各局部源程序進展調試，由于剛開頭對于quartus2軟件用的不是很嫻熟，所以在第一天幾乎上沒有啥大的進展，始終都在改程序中的錯誤。在不停的重復的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實訓中我們遇到了許多的問題。為了解決這些問題我和他們兩個都在的想方法通過各種渠道查找解決問題的方法。上網查資料、問同學、圖書館查資料、問教師、自己想方法，其實最有效的方法還是自己去想那樣學到的東西才會更加的深刻記得時間也是最長的，他人的幫忙固然是很好的，但只是臨時的要想真正的學到東西還是要靠自己去想方法。不能一有問題就盼望要他人幫助，肯定自己先好好想想實在解決不了的再去問教師找同學。

由于在一開頭的時候對quartus2軟件的不熟識耽擱了許多的時間，在接下來的幾天里遇到了不少的問題。剛開頭的時候是源程序中的錯誤始終在那改，好不簡單幾個模塊中的錯誤都一個個排解了，但當把他們放到一起時問題就又消失了。于是又開頭了檢查修改，可是弄了好長時間也沒有弄明白，最終找了一個在試驗室的同學說是頂層文件有問題。于是晚上又找了些關于頂層文件資料還有課本上的例子。最終對步驟已經有了很嫻熟的把握，很快就完成了程序編譯、仿真、下載到最終的調試。

紙上談來終覺淺，絕知此事要躬行。在這短暫的兩周實訓中深深的感覺到了自己要學的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)學問的欠缺導致了這次實訓不是進展的很順當，通過這次實訓暴露了我們自身的諸多的缺乏之處，我們會引以為鑒，在以后的生活中更應當努力的學習。

雖然實訓僅僅進展了兩個星期就匆忙的完畢了，但在這兩個星期中收獲還是許多的。實訓的目的是要把學過的東西拿出來用這一個星期的實訓中不僅用了而且對于quartus2軟件的使用也更加的得心應手，這次實訓提高了我們的動手