計(jì)數(shù)器的VHDL設(shè)計(jì)與實(shí)現(xiàn)

/期刊論文 —EDA課程設(shè)計(jì)題目：計(jì)數(shù)器的VHDL設(shè)計(jì)和實(shí)現(xiàn)學(xué)生姓名：李雷學(xué)生學(xué)號(hào)：09專業(yè)班級(jí)：計(jì)算機(jī)科學(xué)和技術(shù)0902班指導(dǎo)老師：方愷晴

計(jì)數(shù)器的VHDL設(shè)計(jì)和實(shí)現(xiàn)摘要：介紹了各種基本計(jì)數(shù)器的組成及其工作原理，重點(diǎn)探討了可變模計(jì)數(shù)器的設(shè)計(jì)和實(shí)現(xiàn),在對(duì)現(xiàn)有的可變模計(jì)數(shù)器的探討基礎(chǔ)上，在Quartus開發(fā)環(huán)境中，用VHDL語(yǔ)言設(shè)計(jì)一種功能更加強(qiáng)大的可變模計(jì)數(shù)器，它具有清零、置數(shù)、使能限制、可逆計(jì)數(shù)和可變模等功能，并且對(duì)傳統(tǒng)的可變模計(jì)數(shù)器的計(jì)數(shù)失控問(wèn)題進(jìn)行探討，最終設(shè)計(jì)出一種沒有計(jì)數(shù)失控缺陷的可變模計(jì)數(shù)器，并通過(guò)波形仿真和EPF10K20TI144-4系列試驗(yàn)箱，驗(yàn)證了其各項(xiàng)設(shè)計(jì)功能。結(jié)果表明該設(shè)計(jì)正確．功能完整。運(yùn)行穩(wěn)定。關(guān)鍵詞：VHDL；計(jì)數(shù)器；可變模計(jì)數(shù)；可逆計(jì)數(shù)VHDLDesignandRealizationofCounterAbstract：Thispaperanalyzesallkindsofbasiccounteranditsworkingprinciple,focusonthecountervariablemodeofdesignandimplementation.IntheenvironmentofQuartusbasedonresearchoftheexistingmodule—alterablecounter，amodule—alterablecounterwithmorefunctions，suchasclear，set，enablecontrol，reversiblecount，module—alterablecountandsoon，whichisdesignedwithVHDL．Byresearchingtheproblemoflosingcontrolexistedintraditionalmodule—alterablecounter.Amodule—alterablecounterwithnofaultdesigned．AndthroughthewaveformsimulationandEPF10K20TI144-4seriesexperimentbox，allofthefunctionsareverified.Theresuitindicatesthatthecounterisdesignedcorrectly，andhasintegralfunctionsandstableoperation．Keywords：VHDL；counter；dividedfrequencyimpIement；reversible引言隨著電子技術(shù)、計(jì)算機(jī)技術(shù)和EDA技術(shù)的不斷發(fā)展，數(shù)字系統(tǒng)規(guī)模越來(lái)越大，傳統(tǒng)的電路設(shè)計(jì)已難以適應(yīng)困難電子系統(tǒng)的設(shè)計(jì)要求。從而使得電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)快速發(fā)展，成為硬件電子電路設(shè)計(jì)領(lǐng)域中的主要設(shè)計(jì)手段。利用FPGA／CPLD進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)限制等領(lǐng)域。和傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGA／CPLD具有功能強(qiáng)大，開發(fā)周期短，投資少，便于追蹤市場(chǎng)變更剛好修改產(chǎn)品設(shè)計(jì)，以及開發(fā)工具智能化等特點(diǎn)。近年來(lái)，F(xiàn)PGA／CPLD發(fā)展快速，隨著集成電路制造工藝的不斷進(jìn)步，高性價(jià)比的FPGA／CPLD器件推陳出新，使FPGA／CPLD成為當(dāng)今硬件設(shè)計(jì)的重要途徑。在FPGA／CPLD的應(yīng)用設(shè)計(jì)開發(fā)中，VHDL語(yǔ)言作為一種主流的硬件描述語(yǔ)言，具有很強(qiáng)的電路描述和建模實(shí)力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和牢靠性，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)出了強(qiáng)大的生命力和應(yīng)用潛力。QuartusⅡ是Ahera公司在21世紀(jì)初推出的FPGA／CPLD集成開發(fā)環(huán)境，是Ahera公司前一代FPGA／CPLD集成開發(fā)環(huán)境Max+Plus11的更新?lián)Q代產(chǎn)品，其界面友好，運(yùn)用便捷，功能強(qiáng)大，為設(shè)計(jì)者供應(yīng)了一種和結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能便利地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。計(jì)數(shù)器是數(shù)字系統(tǒng)中運(yùn)用最多的時(shí)序電路之一，不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等?？勺兡Ｓ?jì)數(shù)器由于計(jì)數(shù)容量可以依據(jù)須要進(jìn)行變更，為其廣泛運(yùn)用創(chuàng)建了便利。這里在Quartus1I開發(fā)環(huán)境下，用VHDL語(yǔ)言設(shè)計(jì)了一種具有清零、置數(shù)、使能限制、可逆計(jì)數(shù)和可變模功能的計(jì)數(shù)器。1．基本模10計(jì)數(shù)器的設(shè)計(jì)VHDL設(shè)計(jì)代碼如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter10isport( clk,clrn:instd_logic; cq:outstd_logic_vector(3downto0); cout:outstd_logic);endcounter10;architecturebhvofcounter10issignalcqi:std_logic_vector(3downto0);begin process(clk,cqi) begin ifclrn='0'then cqi<="0000"; elsifclk'eventandclk='1'then ifcqi<9then cqi<=cqi+1; else cqi<="0000"; endif; endif; ifcqi=9then cout<='1'; elsecout<='0'; endif; cq<=cqi; endprocess;2．基本可變模計(jì)數(shù)器設(shè)計(jì)可變模計(jì)數(shù)器是指計(jì)數(shù)／模值可依據(jù)須要進(jìn)行變更的計(jì)數(shù)器。電路符號(hào)如圖1所示，clk為時(shí)鐘脈沖輸入端，clr為清零端，m為模值輸入端，q為計(jì)數(shù)輸出端?；究勺兡Ｓ?jì)數(shù)器的VHDL代碼如下所示：LIBRARYIEEE；USEieee．Std_logic_l164．AIL；USEieee．Std_logic_unsigned．ALL；USEieee．Std_logic_arith．All；ENTITYmchcounterISPORT(elk，elr：INstd_logic；m：inintegerrange0tO99；q：bufferintegerrange0tO99)；ENDmchcounter；ARCHITECTUREone0FmchcounterIS定義計(jì)數(shù)最大值m_tempsignalm_temp：integerrange0tO99；BEGINPROCESS(elk，clr，m)BEGINm_temp<=m-1；ifelr=‘1’thenq<=0；一一以時(shí)鐘信號(hào)的上升沿為計(jì)數(shù)觸發(fā)條件elsifclk’eventandclk=‘1’thenifq=m_tempthenq<=0；elseq<=q+1；endif；endif；清零功能加法計(jì)數(shù)ENDPROCESS；ENDARCHITECTUREone；說(shuō)明：上述代碼設(shè)計(jì)接受了常用的if語(yǔ)句結(jié)構(gòu)，即“if條件句then依次語(yǔ)句elsif條件句then依次語(yǔ)句else依次語(yǔ)句endif”結(jié)構(gòu)，實(shí)現(xiàn)模值小于99的可變模計(jì)數(shù)。從上述的代碼可以看出，基本的可變模計(jì)數(shù)器的功能單一。仿真驗(yàn)證則表明在進(jìn)行模值變換時(shí)，基本的可變模計(jì)數(shù)器存在一些功能上的缺陷：計(jì)數(shù)器若是由較小的模值變更為較大的模值時(shí)，能正常的進(jìn)行變模計(jì)數(shù)；但當(dāng)其由較大的模值變更為較小的模值，則可能出現(xiàn)計(jì)數(shù)失控，如圖2所示，圖中顯示了當(dāng)模值由12變換為7時(shí)，即發(fā)生了計(jì)數(shù)失控。失控的緣由是大于當(dāng)模值由12變換為7時(shí)，計(jì)數(shù)輸出為q為11，大于當(dāng)前模值7的計(jì)數(shù)最大值6。由此產(chǎn)生了計(jì)數(shù)失控。3.改進(jìn)的多功能可變模計(jì)數(shù)器為了克服上述基本可變模計(jì)數(shù)器的缺陷，并增加更多的限制功能，在此設(shè)計(jì)了一種改進(jìn)的多功能可變模計(jì)數(shù)器，具有清零、置數(shù)、使能限制、可逆計(jì)數(shù)和可變模功能。其電路符號(hào)如圖3所示，elk為時(shí)鐘脈沖輸入端，ITI為模值輸入端，clr為清零限制端，8為置數(shù)限制端，d為置數(shù)輸入端，en為使能限制端，updn為計(jì)數(shù)方向限制端，q為計(jì)數(shù)輸出端，CO為進(jìn)位輸出端。這里所設(shè)計(jì)的多功能可變模計(jì)數(shù)器的VHDL代碼如下所示：LIBRARYIEEE：USEieee．std_logic_1164．ALL；USEieee．std_logic_unsigned．ALL；USEieee．std_logie_arith．ALL；ENTlTYcounterISPoRT(clk，clr，S，en,updn：instd—logic；d：inintegerrange0to99；m：inintegerrange0to99；co：OUTstd_logic；q：bufferintegerrange0to99)；ENDcounter：ARCHITECTUREoneofcounterIS定義計(jì)數(shù)最大值m_tempsignalm_temp：integerrange0to99；BEGINPRoCESS(elk,clr，m)BEGINm_temp<=m-1；清零功能ifclr=’1’thenq<=0；co<=0；以時(shí)鐘信號(hào)的上升沿為計(jì)數(shù)觸發(fā)條件elsifelk’eventandclk=’1’then置數(shù)功能ifs=’1’thenq<=d；防止計(jì)數(shù)失控elsifq>m_tempthenq<=m_temp；計(jì)數(shù)使能限制功能elsifen=’1’thenifupdn=’1’then加法計(jì)數(shù)ifq=m_tempthenq<=O；co<=’1’；elseq<=q+1；co<=0；endif；elsifupdn=’0’then減法計(jì)數(shù)ifq=Othenq<=m_temp；co<=‘1‘；elseq<=q-1；co<=’0’；endif；endif；endif；endif；ENDPROCESS；ENDARCHITECTUREone；值得留意的是，這里所設(shè)計(jì)的多功能可變模計(jì)數(shù)器具有如下特點(diǎn)：(1)該設(shè)計(jì)的多功能可變模計(jì)數(shù)器具有多個(gè)功能限制端。因此各個(gè)限制端的優(yōu)先權(quán)依次就成為設(shè)計(jì)的關(guān)鍵，經(jīng)過(guò)理論分析和仿真調(diào)試，最終確認(rèn)的優(yōu)先權(quán)依次為：clr(清零)一clk(時(shí)鐘觸發(fā))一s(置數(shù))一en(使能)updn(計(jì)數(shù)方向)。這個(gè)優(yōu)先權(quán)依次可以有效地保證各個(gè)功能的完整實(shí)現(xiàn)，以及技術(shù)器的穩(wěn)定運(yùn)行。(2)為了防止出現(xiàn)計(jì)數(shù)失控，大多數(shù)計(jì)數(shù)器接受給計(jì)數(shù)器增加一個(gè)復(fù)位限制端的方法，當(dāng)發(fā)覺計(jì)數(shù)輸出q發(fā)生了計(jì)數(shù)失控時(shí)，通過(guò)復(fù)位限制端將計(jì)數(shù)器復(fù)位來(lái)解除計(jì)數(shù)失控。這種方法雖然有效，但是每次出現(xiàn)計(jì)數(shù)失控都要手動(dòng)限制復(fù)位，給實(shí)際運(yùn)用帶來(lái)了不便。該設(shè)計(jì)的多功能可變模計(jì)數(shù)器中，將當(dāng)前的計(jì)數(shù)輸出q和當(dāng)前的計(jì)數(shù)最大值rn—temp進(jìn)行比較，假如q比m—temp大，則強(qiáng)制將m—temp賦給q，這樣就可以自動(dòng)避開計(jì)數(shù)失控，不必再增加手動(dòng)的復(fù)位限制端。4.仿真結(jié)果分析該多功能可變模計(jì)數(shù)器在Quartus11開發(fā)環(huán)境下。進(jìn)行了仿真驗(yàn)證，功能仿真波形如圖4所示，時(shí)序仿真波形如圖5所示。仿真結(jié)果分析如下：(1)clk為時(shí)鐘信號(hào)，由時(shí)鐘信號(hào)的上升沿觸發(fā)計(jì)數(shù)；(2)m為模值輸入端，當(dāng)其變更時(shí)，計(jì)數(shù)容量相應(yīng)發(fā)生變更；(3)clr為清零限制端，當(dāng)其為高電平常清零；(4)s為置數(shù)限制端，當(dāng)其為高電平常將置數(shù)輸入端d的數(shù)據(jù)加載到輸出端q；(5)en為使能限制端，當(dāng)其為高電平常正常計(jì)數(shù)，當(dāng)其為低電平常暫停計(jì)數(shù)；(6)updn為計(jì)數(shù)方向限制端。當(dāng)其為高電平常計(jì)數(shù)器加法計(jì)數(shù)，當(dāng)其為低電平常計(jì)數(shù)器減法計(jì)數(shù)。5.結(jié)語(yǔ)在EDA試驗(yàn)課程的綜合設(shè)計(jì)中，我完成的是一個(gè)4路搶答計(jì)分器的設(shè)計(jì)，在搶答器的設(shè)計(jì)中，多次用到了計(jì)數(shù)器這一基本數(shù)字電路元件，于是我想到對(duì)計(jì)數(shù)器做更加深化的探討,針對(duì)基本可變模計(jì)數(shù)器可能出現(xiàn)計(jì)數(shù)失控這一功能缺陷，對(duì)可變模計(jì)數(shù)器進(jìn)行了改進(jìn)。這里所設(shè)計(jì)的多功能可變模計(jì)數(shù)器在Quartus開發(fā)環(huán)境下進(jìn)行了仿真驗(yàn)證后，下載到EPF10K20TI144-4型試驗(yàn)箱中進(jìn)行了硬件驗(yàn)證。試驗(yàn)證明設(shè)計(jì)正確，功能完整，運(yùn)行穩(wěn)定。另外，該設(shè)計(jì)的多功能可變模計(jì)數(shù)器可依據(jù)須要將模值的最大值由99進(jìn)一步擴(kuò)展，獲得更高的計(jì)數(shù)模值。