北斗二代B1頻點(diǎn)衛(wèi)星導(dǎo)航接收機(jī)

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目錄

第一部分硬件資源配置2其次部分各功能模塊硬件連接關(guān)系5

一、電源部分8二、DSP（TMS320C6713）部分9三、FPGA（EP4CE115F23I7N）部分20四、USB2.0（CY7C68013）接口部分20五、時(shí)鐘管理部分22六、RTC實(shí)時(shí)時(shí)鐘電路23七、RS232電路(UART)24八、RS422電路25九、四通道AD采樣部分26十、本振頻綜部分27十一、正交下變頻部分30十二、兩級(jí)前端低噪放（LNA）31十三、AGC控制電路（串行DA-AD5541）33

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宇志通信抗干擾型衛(wèi)星導(dǎo)航接收機(jī)

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第一部分硬件資源配置

主要用途：

?雙通道抗干擾衛(wèi)星導(dǎo)航接收機(jī)開發(fā)?導(dǎo)航接收機(jī)雙通道運(yùn)動(dòng)載體神態(tài)測(cè)量?雙通道抗干擾型導(dǎo)航接收機(jī)算法研究?雙通道接收機(jī)多徑測(cè)量和算法研究?高動(dòng)態(tài)衛(wèi)星導(dǎo)航接收機(jī)算法研究和設(shè)計(jì)開發(fā)?高靈敏度衛(wèi)星導(dǎo)航接收機(jī)算法研究和設(shè)計(jì)開發(fā)?高精度衛(wèi)星導(dǎo)航接收機(jī)算法研究和設(shè)計(jì)開發(fā)?多模衛(wèi)星導(dǎo)航接收機(jī)算法研究和和設(shè)計(jì)開發(fā)

板上資源：

?采用TI公司的高速浮點(diǎn)型處理器TMS320C6713B，主頻300MHz，達(dá)

2400MIPS，具有強(qiáng)大的通信信號(hào)處理能力；

?采用兩片Altera公司的CycloneIV系列最大資源的FPGA芯片

EP4CE115F484I7N作為核心處理器，可滿足目前絕大多數(shù)的衛(wèi)星導(dǎo)航接收機(jī)/軟件無線電中通信信號(hào)處理硬件編程和控制能力。CycloneIV器件主要針對(duì)數(shù)字信號(hào)處理(DSP)和存儲(chǔ)器較多的應(yīng)用，它采用65mm工藝，CycloneIV

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EFPGA拓展了前一代CycloneIIIFPGA的低功耗優(yōu)勢(shì)。最新一代器件降低了內(nèi)核電壓，與前一代產(chǎn)品相比，總功耗降低了25％，本設(shè)計(jì)采用的EP4CE115芯片集成有114,480個(gè)LE單元，266個(gè)18×18乘法器，片上RAM達(dá)到3.9Mb的容量；

?板上集成四路AD采樣，AD采用AnalogDevice公司AD9265芯片，是一

款單芯片、16位、80MSPS模數(shù)轉(zhuǎn)換器（ADC），采用1.8V模擬電源供電，ADC內(nèi)核采用多級(jí)、差分流水線架構(gòu)，并集成了輸出糾錯(cuò)規(guī)律。它具有寬帶寬、差分采樣保持模擬輸入放大器，支持用戶可選的各種輸入范圍。集成基準(zhǔn)電壓源可簡化設(shè)計(jì)。占空比穩(wěn)定器可用來補(bǔ)償ADC時(shí)鐘占空比的波動(dòng)，使轉(zhuǎn)換器保持卓越的性能。ADC輸出數(shù)據(jù)格式為并行1.8VCMOS或LVDS(DDR)。，模擬帶寬最高可達(dá)650MHz，可做射頻直接帶通采樣。?雙通道模擬正交下變頻芯片AD8347，頻率覆蓋800MHz到2.7GHz，實(shí)現(xiàn)射

頻信號(hào)混頻至中頻頻段。

?雙路本振芯片SI4133，獨(dú)立輸出本振信號(hào)供給兩路下變頻通道。

?雙路獨(dú)立兩級(jí)前端低噪放TQP3M9036（兼容SPF5122Z）級(jí)聯(lián)，提供30dBm

級(jí)聯(lián)增益。

?板上提供高精度RTC實(shí)時(shí)時(shí)鐘模塊，在-40°Cto+85°C溫度范圍內(nèi)提供±

3.5PPM精度。

?板上具有USB2.0高速傳輸接口功能，接口芯片為Cypress的CY7C68013-56，

支持480Mbits高速數(shù)據(jù)傳輸；

?板上采用10M1PPM溫補(bǔ)晶振，準(zhǔn)正弦輸出。

?1片×16Mb16位總線FLASH芯片，用于存儲(chǔ)DSP運(yùn)行代碼和大量用戶非易

失性數(shù)據(jù)；

?1片×128Mb32位總線SDRAM，擴(kuò)展DSP外部存儲(chǔ)器資源；?4個(gè)用戶指示燈；

接口類型：

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?2個(gè)FPGAAS接口；?2個(gè)FPGAJTAG接口；?1個(gè)DSPJTAG接口；?2個(gè)RS232串行口；?1個(gè)差分422串行口；

?1個(gè)USB2.0接口，接口芯片為Cypress的CY7C68013，支持480Mbits高

速傳輸；?4個(gè)擴(kuò)展IO口；

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其次部分各功能模塊硬件連接關(guān)系

硬件連接結(jié)構(gòu)如下圖所示

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抗干擾型衛(wèi)星導(dǎo)航接收機(jī)－SNP8000硬件選用兩片主芯片F(xiàn)PGA型號(hào)為EP4CE115F484I7N，F(xiàn)PGA工作主時(shí)鐘推薦在100MHz以內(nèi)（默認(rèn)62MHz）；主芯片DSP型號(hào)為TMS320C6713BGDP-300，DSP工作主時(shí)鐘最高可以達(dá)到

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300MHz。

從圖上可以看到，F(xiàn)PGA-A（抗干擾端）前端連接有4路AD采樣芯片（AD9265

芯片），分別采樣兩路正交下變頻后輸出的正交模擬中頻信號(hào)，另外為了射端前端能正常工作，F(xiàn)PGA-A需通過IO口擴(kuò)展的SPI接口分別配置兩路射頻頻綜芯片SI4133以及控制兩路串行DA芯片的電壓輸出（調(diào)理AGC范圍），F(xiàn)PGA-A輸出端通過與FPGA-B（接收機(jī)端）互連的94個(gè)IO口進(jìn)行數(shù)據(jù)交互，把經(jīng)抗干擾處理后的信號(hào)傳輸FPGA-B（接收機(jī)端）做后續(xù)的衛(wèi)星導(dǎo)航接收機(jī)用途；

FPGA-B(接收機(jī)端)通過IO口擴(kuò)展有RS232，RS422，RTC接口以及USB2.0接口；另外DSP總線掛在FPGA-B(接收機(jī)端)上，并且DSP總線上分別掛有FLASH，SDRAM芯片，F(xiàn)LASH主要用于DSP脫離仿真器調(diào)試后，用于存儲(chǔ)DSP固化的代碼，每次硬件板上電后，DSP啟動(dòng)BootLoader加載程序，加載外部的FLASH固化代碼入內(nèi)部的RAM空間，加載完成后啟動(dòng)執(zhí)行程序。注意硬件板DSP能在每次上電后自動(dòng)加載FLASH代碼并能執(zhí)行需要滿足幾個(gè)條件

?供給DSP的IO電壓（3.3V）以及核電壓（1.4V）工作正常，這個(gè)條件在硬件

板正常工作的狀況下是滿足的；

?供給DSP的參考時(shí)鐘輸入是正常的（通過FPGA-A上電加載后輸出供給），這

個(gè)條件在硬件板正常工作的狀況下是滿足的；

?供給DSP的復(fù)位信號(hào)是正常的（通過FPGA-A上電加載后輸出供給），這個(gè)條

件在硬件板正常工作的狀況下是滿足的；

?FLASH內(nèi)部固化有正確的程序代碼，這部分可以參考“北斗二代B1頻點(diǎn)衛(wèi)

星導(dǎo)航接收機(jī)-DSP程序固化工具〞。

?板上的J1-BOOTSEL短路帽是否未扣上（設(shè)置DSP上電加載FLASH程序模式

時(shí)短路帽是不扣上的，當(dāng)通過仿真器調(diào)試DSP時(shí)短路帽需要扣上），這部分可以參考“北斗二代B1頻點(diǎn)衛(wèi)星導(dǎo)航接收機(jī)-硬件平臺(tái)SNP8000使用說明書〞。

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一、電源部分

板上電源采用＋5V外部供電，電源通過板上的20芯SCSI接口引入，如下圖1.1所示

圖1.1

+5V電源供電主要分兩部分，第一部分是數(shù)字基帶處理部分，主要供給DSP、FPGA以及外圍數(shù)字電路模塊芯片，其次部分是供應(yīng)射頻通道部分，主要供給前端低噪放、混頻模塊和本振模塊等。

數(shù)字基帶處理部分供電中：

?分別經(jīng)U40和U43產(chǎn)生D3.3V（3.3V）和D1.4V（1.4V），其中D3.3V分別

給DSP和FPGA的IO口及其周邊芯片供電，D1.4V給DSP的核電壓供電；?經(jīng)U39產(chǎn)生D1.2V（1.2V），分別給FPGA-A和FPGA-B的核電壓供電；?經(jīng)U48產(chǎn)生模擬2.5V電壓A2.5V，分別給FPGA-A和FPGA-B的編程電壓

等供電；

?經(jīng)U42和U43產(chǎn)生A1.8V電壓和D1.8V電壓，分別給U15、U16、U27和

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U28（AD9233）供應(yīng)模擬電壓和數(shù)字電壓；w

?經(jīng)U46產(chǎn)生模擬3.3V電壓OSC_3.3V供給10M溫補(bǔ)晶振；

?經(jīng)U44產(chǎn)生模擬4.4V電壓A5.0V_AMP供給10M溫補(bǔ)晶振輸出的AD8012

驅(qū)動(dòng)放大芯片；

?經(jīng)U47產(chǎn)生模擬3.3V(兼容3.0V)電壓A3.0V_DA供給串行DA芯片AD5541；

射頻通道中:

?分別經(jīng)U14和U26產(chǎn)生3.3V（3.0V）電壓，供給射頻通道頻綜模塊SI4133;?分別經(jīng)U12和U24產(chǎn)生4.6V電壓，供給正交下變頻芯片AD8347電路；?分別經(jīng)U11和U23產(chǎn)生4.6V電壓，供給射頻通道天線饋電電壓和前端低噪

放電路；

接收板正常工作消耗電流1800mA左右。

二、DSP（TMS320C6713）部分

TMS320C6713的存儲(chǔ)空間分派如表2-1：

存儲(chǔ)空間描述片內(nèi)L2RAM片內(nèi)L2RAM/Cache保存外部存儲(chǔ)器接口（EMIF）寄放器L2寄放器保存HPI寄放器McBSP0寄放器McBSP1寄放器Timer0寄放器Timer1寄放器中斷向量寄放器

大?。ㄗ止?jié)）192K64K24M-256K256K128K128K256K256K256K256K256K5129

地址空間0x00000000–0x0002FFFF0x00030000–0x0003FFFF0x00040000–0x017FFFFF0x01800000–0x0183FFFF0x01840000–0x0185FFFF0x01860000–0x0187FFFF0x01880000–0x018BFFFF0x018C0000–0x018FFFFF0x01900000–0x0193FFFF0x01940000–0x0197FFFF0x01980000–0x019BFFFF0x019C0000–0x019C01FF宇志通信抗干擾型衛(wèi)星導(dǎo)航接收機(jī)

SNP8000配置寄放器保存EDMARAM和EDMA寄放器保存GPIO寄放器保存IIC0寄放器IIC1寄放器保存McASP0寄放器McASP1寄放器保存PLL寄放器保存Emulation寄放器保存QDMA寄放器保存保存McBSP0數(shù)據(jù)端口McBSP1數(shù)據(jù)端口保存McASP0數(shù)據(jù)端口McASP1數(shù)據(jù)端口保存EMIFCE0EMIFCE14256K-516256K768K16K240K16K16K16K16K16K160K8K264K256K4M5216M-52720M64M64M64M1M1M1G+62M256M256M10

0x019C0200–0x019C02030x019C0204–0x019FFFFF0x01A00000–0x01A3FFFF0x01A40000–0x01AFFFFF0x01B00000–0x01B03FFF0x01B04000–0x01B3FFFF0x01B40000–0x01B43FFF0x01B44000–0x01B47FFF0x01B48000–0x01B4BFFF0x01B4C000–0x01B4FFFF0x01B50000–0x01B53FFF0x01B54000–0x01B7BFFF0x01B7C000–0x01B7DFFF0x01B7E000–0x01BBFFFF0x01BC0000–0x01BFFFFF0x01C00000–0x01FFFFFF0x02000000–0x020000330x02000034–0x02FFFFFF0x03000000–0x2FFFFFFF0x30000000–0x33FFFFFF0x34000000–0x37FFFFFF0x38000000–0x3BFFFFFF0x3C000000–0x3C0FFFFF0x3C100000–0x3C1FFFFF0x3C200000–0x7FFFFFFF0x80000000–0x8FFFFFFF0x90000000–0x9FFFFFFF

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SNP8000EMIFCE2EMIFCE3保存256M256M1G表2-1

0xA0000000–0xAFFFFFFF0xB0000000–0xBFFFFFFF0xC0000000–0xFFFFFFFFDSP正常工作的連接除了IO電壓3.3V和核電壓1.4V供電之外，還需設(shè)計(jì)如下幾個(gè)方面的電路：◆工作模式◆復(fù)位控制◆鎖相環(huán)供電電路◆時(shí)鐘

◆JTAG調(diào)試接口配置

工作模式：

工作模式配置如圖2.1所示，配置內(nèi)容參考TMS320C6713的數(shù)據(jù)手冊(cè)，查看相應(yīng)引腳的功能配置。

圖2.1

在這里要注意的是，J1通過是否扣短路帽來設(shè)置用于選擇仿真器調(diào)試模式還是FLASH加載模式，實(shí)際使用中要特別引起注意。

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TMS320C6713提供了2種引導(dǎo)方式：主機(jī)加載和外接FLASH(ROMBoot)加載。

選中擇主機(jī)加載（hostboot）模式時(shí)，核心CPU停留在復(fù)位狀態(tài)，芯片其余部分保持正常狀態(tài)。引導(dǎo)過程中，外部主機(jī)通過主機(jī)接口（HPI）初始化CPU的存儲(chǔ)空間。完成所有的初始化工作后，主機(jī)向接口（HPI）控制寄放器DSPINT位（位于HPIC寄放器）寫1，終止引導(dǎo)過程。此時(shí)CPU退出復(fù)位狀態(tài)，開始執(zhí)行地址0處的指令。主機(jī)加載模式下，可以對(duì)DSP所有的存儲(chǔ)空間進(jìn)行讀/寫。

選中擇FLASH加載模式時(shí)，CPU在復(fù)位信號(hào)無效之后，仍保持復(fù)位狀態(tài)，此時(shí)位于外部CE1空間的FLASH中的1KB代碼通過EDMA被搬入地址0處，搬移的位數(shù)大小由bootmode的配置確定。

傳輸完成后，CPU退出復(fù)位狀態(tài)，開始執(zhí)行地址0處的指令。用戶可以指定外部加載FLASH的存儲(chǔ)寬度，由bootmode的配置確定，EMIF會(huì)自動(dòng)將相鄰的8bit/16bit數(shù)據(jù)合成為32bit的指令。FLASH中的程序存儲(chǔ)格式應(yīng)當(dāng)與芯片的Endian模式設(shè)置一致。

在實(shí)際應(yīng)用中，為了獲得較高的運(yùn)行速度，尋常要把低速FLASH中的代碼傳送到高速RAM中執(zhí)行，但大部分應(yīng)用程序都要超出1KB，顯然上述的FLASH引導(dǎo)過程不能滿足全部程序傳輸?shù)男枰?，這就需要開發(fā)人員自己編寫一段“二級(jí)引導(dǎo)程序〞來完成剩下的傳輸工作。需要注意的是，“二級(jí)引導(dǎo)程序〞要被放在CE1空間FLASH的起始處。整個(gè)FLASH引導(dǎo)方式的工作過程如下：①設(shè)備復(fù)位，CPU從CE1空間的起始處拷貝１KB數(shù)據(jù)到地址０處。所拷貝的這些數(shù)據(jù)就包含用戶編寫的二級(jí)引導(dǎo)程序。

②拷貝終止，CPU退出復(fù)位狀態(tài)，從地址０處開始運(yùn)行二級(jí)引導(dǎo)程序。該引導(dǎo)程序按要求將FLASH中的應(yīng)用程序拷貝到RAM的指定位置。完成后，引用C程序入口函數(shù)c_int00()。

③c_int00()函數(shù)初始化C語言運(yùn)行環(huán)境，然后開始運(yùn)行應(yīng)用程序。

復(fù)位控制：

復(fù)位控制電路通過FPGA-A（抗干擾端）的IO輸出來控制。

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鎖相環(huán)供電電路：

TMS320C6713的PLL鎖相環(huán)輸入電壓通過L1磁珠濾波之后給入給PLLHV管腳（如圖2.3），以減少時(shí)鐘輸出的相位噪聲。

圖2.3

時(shí)鐘：

開發(fā)板中，CLKMODE0上拉至3.3V為高，CLKIN（DSP工作時(shí)鐘）和ECLKIN（ExternalEMIFinputclocksource外部存儲(chǔ)器接口輸入時(shí)鐘）為62MHZ。根據(jù)DSP的PLL控制器可以配置不同頻率的時(shí)鐘信號(hào)用于CPU的內(nèi)核，外部存儲(chǔ)器、McASP、數(shù)據(jù)地址總線等外設(shè)。6713的時(shí)鐘結(jié)構(gòu)如圖2.4：

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圖2.4

TMS320C6713的時(shí)鐘配置可以由PLL控制/狀態(tài)寄放器PLLCSR、倍頻系數(shù)PLLM以及PLLDIVx和OSCDIV1等相關(guān)寄放器進(jìn)行設(shè)置。相關(guān)寄放器的描述如表2-2、表2-3、表2-4、表2-5。

表2-2

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表2-3

表2-4

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表2-5

JTAG連接：

JTAG具體連接可詳細(xì)參考TMS320C6713的數(shù)據(jù)手冊(cè)“TMS320C6000PeripheralsReferenceGuide.pdf〞第699頁（注意：布線時(shí)JTAG口與DSP連線應(yīng)盡量短）（如圖2.5）。

圖2.5

EMIF接口,存儲(chǔ)空間的配置：

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EMIF接口由CE0、CE1、CE2、CE3共4個(gè)存儲(chǔ)空間，每個(gè)存儲(chǔ)空間尋址范圍為256M字節(jié)，數(shù)據(jù)總線寬度為32bit，支持的存儲(chǔ)器類型有SDRAM、SBSRAM、SRAM、Flash等。其輸入時(shí)鐘由外部ECLKIN引腳提供或內(nèi)部SYSCLK3提供。

EMIF接口相關(guān)信號(hào)如圖2.6：

圖2.6

ECLKIN：為EMIF外部時(shí)鐘輸入；

ECLKOUT：為EMIF工作時(shí)鐘有2個(gè)來源：ECLKIN和SYSCLK3，可由EKSRC寄放器（DEVCFG.[4]）配置選擇，EKSRC=0時(shí)，選中SYSCLK3（默認(rèn)）EKSRC=1時(shí)，選中ECLKIN；

ED[31:0]：為32位數(shù)據(jù)總線，對(duì)應(yīng)原理圖中的TED[31:0]網(wǎng)絡(luò)；EA[21:2]：為20位地址總線，對(duì)應(yīng)原理圖中的TEA[31:0]網(wǎng)絡(luò)；

CE[3:0]:為存儲(chǔ)空間選擇信號(hào)，對(duì)應(yīng)原理圖中的TCE0n、TCE1n、TCE2n、TCE3n、網(wǎng)絡(luò)；

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對(duì)應(yīng)原理圖中的TBE0n、TBE1n、TBE2n、TBE3nBE[3:0]:為字節(jié)使能信號(hào)，ARDY：異步存儲(chǔ)器數(shù)據(jù)就緒信號(hào)；

AOE/SDRAS/SSOE:為異步存儲(chǔ)器讀出訪能信號(hào)/SDRAM行選通信號(hào)/SBSRAM讀出訪能信號(hào),對(duì)應(yīng)原理圖中的TSDRASn網(wǎng)絡(luò)；

ARE/SDCAS/SSADS：為異步存儲(chǔ)器讀使能信號(hào)/SDRAM列選通信號(hào)/

SBSRAM地址選通信號(hào),對(duì)應(yīng)原理圖中的TSDCASn網(wǎng)絡(luò)；

AWE/SDWE/SSWE:為異步存儲(chǔ)器寫使能信號(hào)/SDRAM寫使能信號(hào)/SBSRAM寫使能信號(hào),對(duì)應(yīng)原理圖中的TSDWEn網(wǎng)絡(luò)；

HOLD:EMIF總線保持請(qǐng)求信號(hào)；HOLDA:EMIF總線已保持確認(rèn)信號(hào)；BUSREQ：EMIF總線請(qǐng)求標(biāo)志信號(hào)。

在開發(fā)板上，DSP與外部存儲(chǔ)器件的通信主要通過EMIF接口總線來完成，如圖2.7所示

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圖2.7

U2（MT48LC4M32B2B5）為1Mx32x4Banks共128Mbits的SDRAM，配置為DSP的CE0空間,地址范圍為0x80000000-0x81000000，其地址總線、數(shù)據(jù)總線與控制線與DSP接口實(shí)現(xiàn)無縫連接。SDRAM行列地址的配置參考如表2-6：

表2-6

U3（39VF1601）為1Mx16bit的FLASH，接在DSP的CE1空間，地址范圍為0x90000000-0x90200000，與DSP地址總線TEA21～T220根地址總線剛好完全匹配。對(duì)FLASH進(jìn)行寫操作時(shí)，首先需要對(duì)它進(jìn)行擦除之后才能寫操作，而這中間涉及到擦除和寫的命令控制字，具體參考SST39VF1601的數(shù)據(jù)手冊(cè)。

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在使用EMIF接口訪問外部存儲(chǔ)器件時(shí)，根據(jù)外部存儲(chǔ)器件的特性，還需要配置相關(guān)的寄放器GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT等，具體的配置參數(shù)請(qǐng)參考相關(guān)數(shù)據(jù)手冊(cè)。

此外，DSP的地址總線、數(shù)據(jù)總線及控制線與FPGA相連，因此與FPGA的數(shù)據(jù)交互也是通過EMIF總線訪問來完成。

三、FPGA（EP4CE115F23I7N）部分

FPGA的JTAG和AS的配置電路如圖3.1，AS配置芯片采用EPCS64，這里需要注意的是FPGA的時(shí)鐘接口，其內(nèi)部的PLL輸入需要專用時(shí)鐘引腳輸入。

圖3.1

FPGA-B與DSP、USB、RS232、RS422等的連接用IO的配置來完成，開發(fā)

當(dāng)中只需找到它們之間的連接關(guān)系即可。

四、USB2.0（CY7C68013）接口部分

USB2.0接口采用CY7C68013-56接口芯片，它的外圍電路簡單，其16位數(shù)

據(jù)FIFO總線及各控制線連線引到FPGA的IO口上（如圖4.1），便利可編程芯片對(duì)其數(shù)據(jù)傳輸進(jìn)行控制。而與計(jì)算機(jī)的接口通過USB2.0接口線與一四芯USB

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插座相連。

圖4.1

USB接口尋常采用同步讀寫方式進(jìn)行數(shù)據(jù)傳輸，圖4.2分別是其從FIFO模

式異步讀寫時(shí)序

圖4.2(1)從FIFO同步讀

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圖4.2(2)從FIFO同步寫

此外，詳細(xì)的開發(fā)文檔參考CY7C68013的數(shù)據(jù)手冊(cè)及FX2TechRefManual資料。

五、時(shí)鐘管理部分

時(shí)鐘管理部分電路如圖5.1

圖5.1

U32為-20oC~+70oC穩(wěn)定度1ppm的10MHz準(zhǔn)正弦輸出溫補(bǔ)晶振，輸出幅度在500mVpp左右，通過U31（AD8012）的整形和放大之后生成兩路10MHz驅(qū)動(dòng)時(shí)鐘：

1）一路生成SYN_CLKREF_IN，供給兩路射頻頻綜芯片SI4133，做為時(shí)鐘參考輸入；

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2）另一路驅(qū)動(dòng)時(shí)鐘芯片F(xiàn)IN1027，產(chǎn)生兩路差分時(shí)鐘：

?差分時(shí)鐘DIFFCLK_P_A,DIFFCLK_N_A，供給P2-FPGA（抗干擾端），做為

全局時(shí)鐘輸入；

?差分時(shí)鐘DIFFCLK_P_B,DIFFCLK_N_B，供給P1-FPGA（接收機(jī)端），做為

全局時(shí)鐘輸入；

關(guān)于時(shí)鐘驅(qū)動(dòng)部分，需要額外補(bǔ)充的是：

?AD采樣時(shí)鐘，通過P2-FPGA（抗干擾端）的IO輸出供給，可通過FPGA的內(nèi)

部鎖相環(huán)進(jìn)行頻率配置之后輸出；

?DSP的主時(shí)鐘輸入通過P2-FPGA（抗干擾端）的IO輸出供給，可通過FPGA

的內(nèi)部鎖相環(huán)進(jìn)行頻率配置之后輸出；

?P1-FPGA（接收機(jī)端）做為接收機(jī)開發(fā)來講，建議內(nèi)部工作主時(shí)鐘可以通過

DSP輸出的TECLKOUT供給，這樣FPGA與DSP的EMIF總線接口時(shí)鐘和接收機(jī)工作主時(shí)鐘可以統(tǒng)一在一起。

六、RTC實(shí)時(shí)時(shí)鐘電路

RTC實(shí)時(shí)時(shí)鐘電路如圖6.1所示

圖6.1

DS3234是一款超高精度實(shí)時(shí)時(shí)鐘(RTC)，帶有SPI總線控制接口，是Maxim的首款高精度、SPI接口RTC。

DS3234將高度穩(wěn)定的TCXO與RTC組合在一起，提供256字節(jié)用戶配置

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SRAM、數(shù)字溫度傳感器和集成晶體，可有效節(jié)省系統(tǒng)成本。無需用戶校準(zhǔn)即可在整個(gè)工業(yè)級(jí)溫度范圍(-40°C至+85°C)內(nèi)達(dá)到優(yōu)于±1.8分鐘/年(宇志通信抗干擾型衛(wèi)星導(dǎo)航接收機(jī)

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IO相連，RS422差分電平端輸入/輸出兩根差分電平信號(hào)供對(duì)外接口。

九、四通道AD采樣部分

板上AD采用AnalogDevice公司AD9265芯片，是一款單芯片、16位、80MSPS模數(shù)轉(zhuǎn)換器（ADC），采用1.8V模擬電源供電，ADC內(nèi)核采用多級(jí)、差分流水線架構(gòu)，并集成了輸出糾錯(cuò)規(guī)律。ADC輸出數(shù)據(jù)格式為并行1.8VCMOS或LVDS(DDR)，模擬帶寬最高可達(dá)650MHz，可做射頻直接帶通采樣。采用差分驅(qū)動(dòng)時(shí)，AD9265能夠?qū)崿F(xiàn)最正確性能，如圖9.1所示

圖9.1

如下圖，模擬中頻信號(hào)（具有+1.0V共模電壓）經(jīng)33歐限流電阻后輸入AD差分采樣端，AD9265輸入時(shí)鐘為差分輸入，通過U17（FIN1027）獲得。

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十、本振頻綜部分

本設(shè)計(jì)中采用SI4133做為射頻本振頻綜芯片，Si4133數(shù)字鎖相式頻率合成器芯片的基本模塊框圖如圖10.1所示。它包含3路PLL(鎖相環(huán)路)。每路PLL由PD(相位檢測(cè)器)、LF(環(huán)路濾波器)、VCO和可編程分頻器構(gòu)成。

圖10.1

下面以1路PLL為例，簡要介紹該芯片工作原理。參考頻率fin從XIN腳輸入，通過放大器、R分頻器后，得到頻率fin／R，同時(shí)，這路VCO的輸出頻率fout經(jīng)過一個(gè)N分頻器后，得到頻率fout／N，2個(gè)頻率輸入到PD進(jìn)行相位比較，產(chǎn)生誤差控制電壓，該誤差電壓經(jīng)過LF可得一誤差信號(hào)的直流分量作為VCO的輸入，用于調(diào)整VCO的輸出信號(hào)頻率，使VCO分頻后的信號(hào)頻率fout／N向fin／R近于相等，直至最終兩者頻率相等而相位同步實(shí)現(xiàn)鎖定。環(huán)路鎖定時(shí)，PD的輸人頻差為0，即fin／R=fout／N，fout=Nfin／R，可以通過改變輸出信號(hào)的分頻系數(shù)N和參考信號(hào)的分頻系數(shù)R來改變輸出信號(hào)的頻率。

該芯片3路PLL的VCO的中心頻率由外部電感決定，PLL可在VCO中心頻率±5％范圍內(nèi)調(diào)理輸出頻率。

三路PLL中兩路用來進(jìn)行射頻輸出，這兩路射頻PLL是時(shí)分復(fù)用的，即在一個(gè)給定時(shí)間內(nèi)只有一路PLL起作用。每路射頻PLL工作時(shí)，其射頻輸出頻率可在VCO的中心頻率內(nèi)調(diào)理，所以通過給相應(yīng)的N分頻器進(jìn)行簡單編程就可達(dá)

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到對(duì)射頻輸出進(jìn)行控制，從而工作在兩個(gè)獨(dú)立的頻段。兩個(gè)射頻VCO中心頻率最優(yōu)化設(shè)置分別在947MHz和1.72GHz之間以及在789MHz和1.429GHz之間。三路PLL中另一路用來進(jìn)行中頻頻率合成，該電路的VCO的中心頻率可通過接在IFLA和IFLB引腳的外部電感來調(diào)整。PLL中頻輸出頻率可在VCO中心頻率的±5％內(nèi)調(diào)理。電感數(shù)值不確切可通過Si4133的自動(dòng)調(diào)理算法進(jìn)行補(bǔ)償。中頻VCO的中心頻率可以在526MHz和952MHz之間調(diào)理。假使需要，可以通過分頻降低IF的輸出頻率。

以Si4133為核心的頻率合成器電路原理如圖10.2所示

圖10.2

設(shè)計(jì)中采用10MHz1PPM溫補(bǔ)晶振做為基準(zhǔn)頻率源，射頻輸出通過LC串聯(lián)匹配網(wǎng)絡(luò)匹配到負(fù)載。射頻1通道的外部電感的范圍是0～4.6nH，射頻2通道的外部電感的范圍是0.3nH～6.2nH。

VCO中心頻率決定于與各自VCO相連的外部電感值，考慮到外部電感值有±10％的偏差，Si4133可通過自調(diào)理算法補(bǔ)償電感的誤差。由于電感值為nH數(shù)

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量級(jí)，在確定電感值時(shí)須考慮封裝問題。每個(gè)VCO的總電感Ltot是外部電感Lext與封裝電感Lpkg之和，與總電感并聯(lián)一個(gè)標(biāo)稱電容，如圖10.3所示。

圖10.3

中心頻率計(jì)算公式為：

Si4133有16個(gè)22位的數(shù)據(jù)寄放器，寄放器0～寄放器8可編程，它們是：主設(shè)置寄放器、鑒相器增益寄放器、掉電寄放器、射頻1和射頻2的N分頻器寄放器、中頻的N分頻器寄放器、射頻1和射頻2的R分頻器寄放器、中頻的R分頻器寄放器。寄放器9～寄放器15為保存不寫。每個(gè)寄放器22位串行字包括18位數(shù)據(jù)碼和4位地址碼，通過串行通信寫寄放器，可以設(shè)置RF、IF頻率以及參考頻率的分頻系數(shù)，以得到最終需要的RF和IF頻率；同時(shí)，也可以控制PD的增益(又稱鑒相靈敏度)。通過設(shè)置PWDN引腳電平以及內(nèi)部相關(guān)寄放器，可以分別設(shè)置RF和IF的低功耗工作模式、選擇需要工作的電路。AUXOUT引腳可輸出頻率失鎖信號(hào)，VCO的增益和LF的增益是不可編程設(shè)置的。

在進(jìn)行PLL頻率合成器設(shè)計(jì)時(shí)要考慮使相位噪聲達(dá)到電路指標(biāo)，消除相位噪聲帶來的影響。一般，環(huán)路的帶內(nèi)相位噪聲由鑒相器、分頻器和晶振的噪聲決定，而帶外相位噪聲主要由VCO決定。對(duì)于晶振參考源、M分頻器、鑒相器、N分頻器的相位噪聲，其傳遞函數(shù)為低通形式，而對(duì)VCO而言，