FPGACPLD硬件設(shè)計(jì)開發(fā)

FPGACPLD硬件設(shè)計(jì)開發(fā)第一頁(yè)，共44頁(yè)。原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)的配置4、OTP器件編程

功能仿真應(yīng)用FPGA/CPLD的EDA開發(fā)流程:第二頁(yè)，共44頁(yè)。下載線及下載板電路用戶板電路設(shè)計(jì)通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。以Altera公司的CPLD及FPG為主說(shuō)明編程與配置方法第三頁(yè)，共44頁(yè)。一、ByteBlaster并行下載方式在實(shí)際應(yīng)用中，Altera公司的器件一般采用ByteBlaster并行下載方，因?yàn)檫@種下載方式既方便，速度又快。Altera的ByteBlaster并行下載電纜的一端為25芯接口，可以與計(jì)算機(jī)上的25芯并口相連，另一端為l0芯接口，與含有目標(biāo)器件的電路板相連。JTAG接口第四頁(yè)，共44頁(yè)。JTAG(Joint

Test

Action

Group:聯(lián)合測(cè)試行動(dòng)小組)是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議IEEE

1149.1兼容。什么是JTAG？主要用于芯片內(nèi)部測(cè)試仿真?，F(xiàn)在多數(shù)的高級(jí)器件都支持JTAG協(xié)議，如DSP、FPGA器件等。標(biāo)準(zhǔn)的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。JTAG用來(lái)對(duì)芯片進(jìn)行測(cè)試，允許多個(gè)器件通過(guò)JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試?，F(xiàn)在，JTAG接口還常用于實(shí)現(xiàn)ISP（In-System

Programmable:在線編程），對(duì)CPLD、FLASH等器件進(jìn)行編程。

第五頁(yè)，共44頁(yè)。早期的ByteblasterMV下載線最新的ByteblasterII下載線USBblaster下載線接口各引腳信號(hào)名稱兩種下載模式：(1)被動(dòng)串行同步(PS)方式(2)JTAG方式第六頁(yè)，共44頁(yè)。ByteblasterII下載線第七頁(yè)，共44頁(yè)。ByteblasterII下載線第八頁(yè)，共44頁(yè)。ByteblasterMV下載線第九頁(yè)，共44頁(yè)。ByteblasterMV下載線第十頁(yè)，共44頁(yè)。

增強(qiáng)型配置器件—

串行配置器件

MAX9000A

MAX9000

MAX3000A

MAX7000S

MAX7000B

MAX7000A

MAXII

FLEX6000

FLEX8000

FLEX10KE

FLEX10KA

FLEX10K

APEX20KC

APEX20KE

APEX20K

APEXII

ACEX1K

Mercury

Cyclone

StratixMasterBlasterUSBBlasterByteBlasterII器件表2.ByteBlasterII,USBBlaster&MasterBlaster電纜兼容能力第十一頁(yè)，共44頁(yè)。二、CPLD的編程方案PC機(jī)JTAG編程端口CPLDPC機(jī)isp編程端口CPLD編程適配電路編程適配電路JTAG編程信號(hào)：TCK、TDO、TMS、TDICPLD內(nèi)帶有EEPROM，掉電后信息也不會(huì)丟失，只需將軟件設(shè)計(jì)好的程序直接下載到芯片中就可以。第十二頁(yè)，共44頁(yè)。1.CPLD的JTAG方式編程CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對(duì)CPLD編程第十三頁(yè)，共44頁(yè)。多CPLD芯片編程連接方式CPLD的多芯片編程第十四頁(yè)，共44頁(yè)。2．CPLD的isp方式編程ispLSI器件的編程采用E2CMOS元件來(lái)存儲(chǔ)數(shù)據(jù)，編程時(shí)通過(guò)行地址和數(shù)據(jù)位對(duì)E2CMOS元件尋址。編程的尋址和移位操作由地址移位寄存器和數(shù)據(jù)移位寄存器完成。兩種寄存器都按FlFO（先入先出）的方式工作。由于器件是插在目標(biāo)系統(tǒng)中或線路板上進(jìn)行編程，因此在系統(tǒng)編程的關(guān)鍵是編程時(shí)如何使芯片與外部脫離。第十五頁(yè)，共44頁(yè)。CPLDisp--IN-SYSTEM-PROGRAMMERBALELATTICE的isp下載方式

ISP接口第十六頁(yè)，共44頁(yè)。編程時(shí)連線器件編程時(shí)需要五根信號(hào)線用來(lái)傳遞編程信息：1）ispEN：編程使能信號(hào)。當(dāng)=1時(shí)，器件為正常工作狀態(tài)；當(dāng)=0時(shí)，器件所有的I/0端被置成高阻狀態(tài)，因而切斷了芯片與外電路的聯(lián)系。2）SDO：為數(shù)據(jù)輸出線。3）SLCK：為串行時(shí)鐘線。4）SDI：向串行移位寄存器提供編程數(shù)據(jù)和其它命令。5）MODE：為編程狀態(tài)機(jī)的控制線，SDI與MODE一起為編程狀態(tài)機(jī)的控制線。第十七頁(yè)，共44頁(yè)。ISP狀態(tài)機(jī)共有三個(gè)狀態(tài)：閑置態(tài)（IDLE）、移位態(tài)（SHIFT）和執(zhí)行態(tài)（EXECUTE），三種狀態(tài)轉(zhuǎn)移圖如下圖所示。

第十八頁(yè)，共44頁(yè)。ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式允許一般的存儲(chǔ)樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場(chǎng)重編程修改第十九頁(yè)，共44頁(yè)。FPGA的3種常用的標(biāo)準(zhǔn)下載配置模式1、PassiveSerialMode3、JTAGMode2、ActiveSerialMode

三、FPGA的配置方案FPGA是基于SRAM工藝的，掉電后信息全部丟失需加配置芯片來(lái)存儲(chǔ)信息。第二十頁(yè)，共44頁(yè)。主動(dòng)配置方式（AS）：由FPGA器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程；被動(dòng)方式(PS):是由外部計(jì)算機(jī)或控制器控制配置過(guò)程。FPGA在正常工作時(shí)，它的配置數(shù)據(jù)存儲(chǔ)在SRAM中。由于SRAM的易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新下載。在實(shí)驗(yàn)系統(tǒng)中，通常采用外部計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用被動(dòng)配置方式。但是當(dāng)數(shù)字系統(tǒng)設(shè)計(jì)完畢需要正式投入使用時(shí)，在應(yīng)用現(xiàn)場(chǎng)不可能在FPGA每次加電后，用一臺(tái)PC手動(dòng)地進(jìn)行配置。因此上電后，系統(tǒng)自動(dòng)加載配置對(duì)于FPGA來(lái)說(shuō)是必須的，這時(shí)FPGA將主動(dòng)從外圍專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)。第二十一頁(yè)，共44頁(yè)。

FPGA配置JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件第二十二頁(yè)，共44頁(yè)。使用PC并行口配置FPGAPS模式配置時(shí)序

第二十三頁(yè)，共44頁(yè)。多FPGA芯片配置電路第二十四頁(yè)，共44頁(yè)。FLEX、ACEX、APEX等系列

FPGA器件配置連線圖

注意：1、不要忘了將多片配置控制信號(hào)nCE引腳接地！2、作為PS配置模式，不要忘了將配置模式控制信號(hào)腳MSEL1和

MSEL0都接地！FLEX、ACEX、APEX系列FPGA配置電路

FPGAPassiveSerialConfiguration被動(dòng)串行配置模式10針標(biāo)準(zhǔn)配置/下載接口通過(guò)配置電路后與PC機(jī)的并行接口相接對(duì)FPGA配置方案1:PS端口直接配置第二十五頁(yè)，共44頁(yè)。FPGA使用EPC配置器件的配置時(shí)序

用專用配置器件配置FPGA第二十六頁(yè)，共44頁(yè)。FPGA的配置電路原理圖OTP配置器件：EPC1441、EPC1、EPC1213等

方案2:PS端口OTP專用器件配置缺點(diǎn)：1、芯片價(jià)格高。2、只能一次編程。3、可配置的FPGA規(guī)模小，不能用于SOPC系統(tǒng)配置。4、無(wú)法用于實(shí)時(shí)多任務(wù)重配置第二十七頁(yè)，共44頁(yè)。用專用配置器件配置FPGAEPC2配置FPGA的電路原理圖EPC2可以多次重復(fù)編程，且是isp方式編程外部上拉電阻1KX5第二十八頁(yè)，共44頁(yè)。DCLKnCSnINIT_CONFOEDATA

PC機(jī)FPGAEPC2配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置

編程利用FLASH結(jié)構(gòu)的EPC2為FPGA作配置方案3:PS端口E平方專用器件配置缺點(diǎn)：1、芯片價(jià)格高。2、可多次編程次數(shù)少。3、無(wú)法用于實(shí)時(shí)多任務(wù)重配置第二十九頁(yè)，共44頁(yè)。方案4:AS端口FLASH專用器件配置

PC機(jī)Cyclone系列FPGAEPCSX配置芯片ByteBlasterII配置電路配置

編程AS配置端口ByteBlaster(MV)配置電路ByteBlasterII配置電路POF硬件購(gòu)建配置文件Nios工作軟件Nios嵌入式系統(tǒng)缺點(diǎn)：1、只適合于Cyclone系列器件2、無(wú)法用于實(shí)時(shí)多任務(wù)重配置第三十頁(yè)，共44頁(yè)。FPGA普通單片機(jī)EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案5:PS端口單片機(jī)軟件方式配置單片機(jī)I/O端口單片機(jī)軟件配置方案缺點(diǎn)：1、配置過(guò)程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。2、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。3、可配置的FPGA規(guī)模小，無(wú)法用于大于10K30乃至SOPC領(lǐng)域的器件配置。4、電路面積比較大5、實(shí)驗(yàn)?zāi)Ｊ讲灰?guī)范第三十一頁(yè)，共44頁(yè)。單片機(jī)產(chǎn)生配置時(shí)序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個(gè)不同功能的配置文件對(duì)FPGA進(jìn)行配置第三十二頁(yè)，共44頁(yè)。使用單片機(jī)配置FPGA圖2-54MCU用PPS模式配置FPGA電路第三十三頁(yè)，共44頁(yè)。單片機(jī)使用PPS模式配置時(shí)序第三十四頁(yè)，共44頁(yè)。用89C52進(jìn)行配置第三十五頁(yè)，共44頁(yè)。各種規(guī)模的FPGAASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案6:PS端口ASIC/CPLD硬件高速配置方案I/O端口缺點(diǎn)：1、電路面積比較大第三十六頁(yè)，共44頁(yè)。PC機(jī)選擇JTAG下載模式GWAK30Z型適配板掉電配置選擇PS下載模式掉電保護(hù)配置復(fù)位40MHz配置時(shí)鐘源掉電保護(hù)配置器件配置文件ROM配置成功指示第三十七頁(yè)，共44頁(yè)。PC機(jī)FPGA應(yīng)用電路系統(tǒng)CPU/CPLD大容量ROM/EPROM/FLASH芯片F(xiàn)PGA應(yīng)用電路系統(tǒng)CPU/CPLDRAM方案1方案21、通用編程器2、通用仿真器3、虛擬儀表……FPGA的配置和重配置(