SoC的另類設(shè)計哲學(xué)：可組態(tài)性處理器IP

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隨著工藝技術(shù)的發(fā)展，深亞微米（DSM）使系統(tǒng)級芯片更大更復(fù)雜。這種綜合方法將遇到新的問題，因為隨著工藝向0.18微米或更小尺寸發(fā)展，需要處理的不是門延遲而是互連線延遲。再加之?dāng)?shù)百兆的時鐘頻率，信號間時序關(guān)系十分嚴格，因此很難用軟的RTL綜合方法達到設(shè)計再利用的目的。

數(shù)百萬門規(guī)模的系統(tǒng)級芯片設(shè)計，不能一切從頭開始，要將設(shè)計建立在較高的層次上。需要更多地采用IP復(fù)用技術(shù)，只有這樣，才能較快地完成設(shè)計，保證設(shè)計成功，得到價格低的SOC,滿足市場需求。

建立在芯核基礎(chǔ)上的系統(tǒng)級芯片設(shè)計，使設(shè)計方法從電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，設(shè)計重心將從今大的邏輯綜合、門級布局布線、后模擬轉(zhuǎn)向系統(tǒng)級模擬，軟硬件聯(lián)合仿真，以及若干個芯核組合在一起的物理設(shè)計。迫使設(shè)計業(yè)向兩極分化，一是轉(zhuǎn)向系統(tǒng)，利用IP設(shè)計高性能高復(fù)雜的專用系統(tǒng)。另一方面是設(shè)計DSM下的芯核，步入物理層設(shè)計，使DSM芯核的性能更好并可遇測。

為能用更簡便、快速方式完成SoC設(shè)計，半導(dǎo)體產(chǎn)業(yè)衍生新經(jīng)營型態(tài)的公司，稱為IPProvider（硅知識產(chǎn)權(quán)供貨商），IPProvider只專注于芯片內(nèi)各功效電路研發(fā)設(shè)計，并將功效電路設(shè)計成果授權(quán)給其它業(yè)者使用，而技術(shù)授權(quán)費或芯片量產(chǎn)后的權(quán)利金，就成了IPProvider的主要收益。

不過，并不是只有IPProvider才能授權(quán)芯片的功效電路設(shè)計，半導(dǎo)體產(chǎn)業(yè)中其它經(jīng)營型態(tài)業(yè)者，也提供類似服務(wù)，包括整合裝置制造商（IDM）、晶圓代工廠（Foundry）、無晶圓廠的芯片公司（Fabless）、芯片設(shè)計服務(wù)業(yè)者（DesignHouse）、以及電路設(shè)計自動化的工具供貨商（EDAVendor）等也多有提供，差別只在于專營與兼營，IPProvider屬專營業(yè)者，其余各種型態(tài)的業(yè)者屬于兼營。

事實上硅知識產(chǎn)權(quán)概念初來自Foundry,Foundry業(yè)者為讓投單客戶芯片電路設(shè)計可盡快投產(chǎn)，所以向客戶提供現(xiàn)成、已完成各項驗證的功效電路設(shè)計，當(dāng)這類型的設(shè)計累積數(shù)量夠多后，才逐漸開展出更高層次的硅知識產(chǎn)權(quán)產(chǎn)業(yè)。

處理器IP是SoC的

了解IP能簡化、加速SoC設(shè)計后。如今的SoC,芯片內(nèi)多半會使用1個或1個以上的IP,在用及各種IP中，又以控制器、處理器的IP為基礎(chǔ)與關(guān)鍵。每顆SoC設(shè)計之初就要決定控制器/處理器架構(gòu)，此等于決定SoC的設(shè)計，接著才能決定外圍功效電路，才能完成SoC整體設(shè)計。

也因為控制器/處理器的需求基礎(chǔ)、普遍，所以如英國ARM（安謀國際）、美國MIPS（美普思）等業(yè)者在硅知識產(chǎn)權(quán)業(yè)界中相當(dāng)活躍，因為ARM、MIPS等皆以處理器的IP授權(quán)為主業(yè)務(wù)。今日多數(shù)SoC均直接使用ARM、MIPS業(yè)者授權(quán)的處理器IP,已少有完全自力設(shè)計的SoC執(zhí)行。

對于SoC來說，應(yīng)用電子系統(tǒng)的設(shè)計也是根據(jù)功能和參數(shù)要求設(shè)計系統(tǒng)，但與傳統(tǒng)方法有著本質(zhì)的差別。SoC不是以功能電路為基礎(chǔ)的分布式系統(tǒng)綜合技術(shù)。而是以功能IP為基礎(chǔ)的系統(tǒng)固件和電路綜合技術(shù)。首先，功能的實現(xiàn)不再針對功能電路進行綜合，而是針對系統(tǒng)整體固件實現(xiàn)進行電路綜合，也就是利用IP技術(shù)對系統(tǒng)整體進行電路結(jié)合。其次，電路設(shè)計的終結(jié)果與IP功能模塊和固件特性有關(guān)，而與PCB板上電路分塊的方式和連線技術(shù)基本無關(guān)。因此，使設(shè)計結(jié)果的電磁兼容特性得到極大提高。換句話說，就是所設(shè)計的結(jié)果十分接近理想設(shè)計目標(biāo)。

圖英國ARC公司可組態(tài)性處理器IP的展望規(guī)劃圖(Roadmap

SoftIP與HardIP之別

SoftIP的發(fā)展獨立于工藝技術(shù)之外已行之有年，也因此SoftIP在芯片的用電、效能與面積等方面的考量上并未達到化?；谙到y(tǒng)單芯片（SoC）等整合性高的芯片設(shè)計，對于"首次設(shè)計即成功"與"提早產(chǎn)品上市時程"的需求與日俱增，集成電路制造與硅知識產(chǎn)權(quán)業(yè)者之間的緊密技術(shù)合作則更顯重要，才能讓芯片的用電、效能與面積三者達到適狀態(tài)。

如果SoC業(yè)者期望對IP部分電路設(shè)計能有較高的再修改性，或者是更高度的電路設(shè)計整合，則必須選擇SoftIP,反之HardIP難以再修改，整合度也有限。不過HardIP設(shè)計完成度較高，已經(jīng)完成邏輯、實體2部分的設(shè)計，相對的SoftIP僅完成前期性的功效邏輯，所以就SoC整體設(shè)計的加速性而言，此方面HardIP優(yōu)于SoftIP.（附注2）

SoftIP的調(diào)修彈性仍有其限

所以，若為了追求較高的設(shè)計彈性，則必須選擇SoftIP,但即便是SoftIP模式，其設(shè)計彈性也有限。以處理器IP來說，多數(shù)的處理器IP其處理架構(gòu)均已經(jīng)固定，如處理器內(nèi)有多少個緩存器、管線階數(shù)等，雖技術(shù)上依然可以對這些架構(gòu)再行調(diào)修，但IP的授權(quán)業(yè)者通常不樂見、甚至不允許這么做，因為對架構(gòu)進行調(diào)整將會阻礙執(zhí)行軟件的移植性與兼容性。

因此，提供處理器IP的業(yè)者，通常實行另一種作法，那就是提供多種型款（但各款的設(shè)計架構(gòu)皆已固定）的處理器IP讓客戶選擇，若客戶認為某款的IP不合用，則可以再評估另一款I(lǐng)P,直到選定貼近需求的款式為止。

可組態(tài)性處理器IP的意涵

用多種型款的現(xiàn)成固定式設(shè)計，來因應(yīng)客戶對處理器IP的各種不同需求，這是目前較普遍的作法，事實上ARM、MIPS、PowerPC等皆是如此。然而業(yè)界也有另一種作法，就是提供更高度的彈性設(shè)計，此稱為可組態(tài)性處理器（ConfigurableProcessor）。

可組態(tài)性處理器，是SoC設(shè)計者可以決定處理器的細節(jié)設(shè)計，包括增/減緩存器、執(zhí)行單元、指令數(shù)…等設(shè)計，借以建構(gòu)出更合乎需求的處理器。如此，可組態(tài)性處理器IP,提供更高度的設(shè)計彈性，目前以可組態(tài)性著稱的處理器IP,主要有英國ARC公司的ARC600、ARC700，以及美國Tensilica公司的Xtensa7、XtensaLX2。

要注意的是，此類IP雖提供可組態(tài)性，但并不表示處理器內(nèi)的任何環(huán)節(jié)都可重新調(diào)整，仍有其不變的主架構(gòu)存在，倘若各環(huán)節(jié)都可以再行調(diào)修，此已等于是100%的自主設(shè)計，如此就沒有向外取得IP授權(quán)的必要。

實行可組態(tài)性處理器IP的動機

系統(tǒng)級芯片因為百萬門以上的集成度和數(shù)百兆時鐘頻率下工作，將有數(shù)十瓦乃至上百瓦的功耗。巨大的功耗給使用封裝以及可靠性方面都帶來問題，回此降低功耗的設(shè)計是系統(tǒng)級芯片設(shè)計的必然要求。設(shè)計中應(yīng)從多方面著手降低芯片功耗。

前面提到，為了更高的設(shè)計彈性、為了更切合設(shè)計要求，所以需要可組態(tài)性處理器IP,但「彈性」、「要求」仍是相當(dāng)浮泛的概念性形容，以下將更具體說明實行可組態(tài)性處理器IP的動機。

1.減少芯片電路面積

將原本的多芯片系統(tǒng)整合成SoC,為的就是要精省系統(tǒng)電路面積，同時也精省實現(xiàn)成本，不過要將原有的多芯片整合成單芯片，多半要對電路功效進行權(quán)衡取舍，甚至犧牲部分規(guī)格、性能、功效，所以設(shè)計時都會盡力縮小各功效電路面積，而可組態(tài)性處理器IP因具備更高彈性，能將「電路面積」視為要求，組態(tài)出占用面積的處理。

2.減少芯片的功耗用電

許多SoC是用于手持式應(yīng)用裝置中，手持式應(yīng)用裝置除力求芯片小體積化外，也相當(dāng)講究功耗用電，原因是手持裝置的電池電力有限。此外能源成本愈來愈高，用于機房設(shè)備內(nèi)的芯片也得講究省電，其它各類應(yīng)用芯片亦有類似趨勢發(fā)展。因此，可組態(tài)性處理器IP在組態(tài)時，即能針對功耗用電進行化設(shè)計。

3.增加芯片的運算效能、反應(yīng)速率

能以電路面積來組態(tài)、能以功耗用電來組態(tài)，那么也可以從運算效能為取向來進行組態(tài)，尤其是硬性實時控制的應(yīng)用格外有需求。事實上，一直以來處理器首要講究的特性表現(xiàn)，是價格效能比，近年來才開始重視功耗用電性的每瓦效能比。

4.減少芯片的授權(quán)成本

使用處理器IP要支付一筆技術(shù)授權(quán)費，且在SoC設(shè)計完成、投入量產(chǎn)后，還要針對每顆出廠后的SoC抽取量產(chǎn)權(quán)利金，為了減少授權(quán)費及權(quán)利金等成本支出，實行可組態(tài)作法有機會減少此方面的成本支出，例如不需要浮點運算單元則在組態(tài)設(shè)計時將可棄舍該單元，需要數(shù)字信號處理單元才放入該單元，透過逐項的權(quán)衡增減，有可能降低整體「技術(shù)授權(quán)費/量產(chǎn)權(quán)利金」成本。即便不能減少「技術(shù)授權(quán)費/量產(chǎn)權(quán)利金」成本，電路面積也可以獲得精省，進而讓芯片投產(chǎn)成本得到精?。ㄅc前述的項動機相近）。

5.針對SoC的應(yīng)用進行化

SoC的應(yīng)用非常多，有的是數(shù)字相機（DSC）的SoC,有的是可攜式媒體播放器（PMP）的SoC,或是導(dǎo)航機（PND）的SoC,不同的SoC其應(yīng)用設(shè)計也不同，例如DSCSoC不重視音訊處理，而PNDSoC只專注靜態(tài)視訊處理及簡易的音訊處理，但卻需要重視數(shù)字信號的處理（接收衛(wèi)星定位信號后的相關(guān)處理），至于PMP、STB（視訊機上盒）則重視動態(tài)、高質(zhì)量的音/視訊處理，也重視信號處理（接收、處理節(jié)目信號）。

由上可知，不同的執(zhí)行處理特性、不同的運算負荷度，若用單一架構(gòu)處理器IP則難以滿足設(shè)計，而可組態(tài)性處理器IP卻可以針對不同的應(yīng)用需求來進行組態(tài)，以合乎各種應(yīng)用取向的SoC設(shè)計。

可組態(tài)性處理器IP的隱憂

雖可組態(tài)性處理器IP有如上的5種優(yōu)點，但也不表示沒有缺點，事實上，隨半導(dǎo)體技術(shù)及市場演化，可組態(tài)性處理器也面臨一些隱憂、威脅，以下我們簡要討論。

1.工藝持續(xù)縮密，芯片面積資源獲得寬解

芯片的縮密工藝技術(shù)仍持續(xù)精進，從90nm、65nm、到45nm,并持續(xù)往下探，使芯片電路面積成本愈來愈低，因此芯片設(shè)計者已不如過往般重視面積成本，事實上處理器的多核化發(fā)展，無論是同質(zhì)多核、異質(zhì)多核，都表示「透過電路面積倍增的作法來爭取效能提升」已屬可行、值得。如此，透過組態(tài)作法讓執(zhí)行的面積化，此種需求將逐漸減少。

2.芯片上市的時間壓力愈來愈大

使用IP為的就是要節(jié)省芯片設(shè)計的驗證心力、加速芯片的開發(fā)，讓芯片更早上市銷售，而今市場競爭更加激烈，芯片TimeToMarket壓力比過去更大，使許多SoC項目都舍棄從SoftIP階段開始設(shè)計，直接取用HardIP加速設(shè)計。

然而可組態(tài)性處理器IP可說是比SoftIP更Soft（軟）性的IP,是從「比SoftIP」更前期的設(shè)計階段開始著手，好處是獲得更高的設(shè)計彈性，但相對的就是增加SoC的設(shè)計時間，甚至為實現(xiàn)組態(tài)化而必須學(xué)習(xí)、熟悉另一套前期設(shè)計工具，即處理器的組態(tài)工具。

3.軟件風(fēng)險

此點前面已約略提及，事實上，除有軟件移植性、兼容互通性等疑慮，軟件的后續(xù)維護也將令人擔(dān)憂，同時協(xié)力業(yè)者提供的宏程序（Macro）也可能無法立即適用，這些都須再行斟酌、調(diào)修。特別是軟件開發(fā)、維護成本在整體So