電子技術(shù)基礎(chǔ)(數(shù)字部分)

電子技術(shù)基礎(chǔ)(數(shù)字部分)第1頁，共118頁，2023年，2月20日，星期二組合邏輯電路的一般框圖Li=f(A1,A2,…,An)(i=1,2,…,m)工作特征:組合邏輯電路工作特點:在任何時刻，電路的輸出狀態(tài)只取決于此時刻的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)。關(guān)于組合邏輯電路結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元第2頁，共118頁，2023年，2月20日，星期二二.組合邏輯電路的分析步驟：

4.1組合邏輯電路分析1、由邏輯圖寫出各輸出端的邏輯表達式；2、化簡和變換邏輯表達式；3、列出真值表；4、根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的邏輯功能。一.組合邏輯電路分析的目的第3頁，共118頁，2023年，2月20日，星期二

三、組合邏輯電路的分析舉例

例1分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達式2.列寫真值表。10010110

111011101001110010100000CBA00111100

3.確定邏輯功能：解：輸入變量的取值中有奇數(shù)個1時，L為1，否則L為0,電路具有奇校驗功能。如要實現(xiàn)偶校驗，電路應做何改變？第4頁，共118頁，2023年，2月20日，星期二例2

試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。

X=A第5頁，共118頁，2023年，2月20日，星期二2、列寫真值表

X=A真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A000011110011110001011010第6頁，共118頁，2023年，2月20日，星期二這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負數(shù)，正數(shù)的反碼與原碼相同；負數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A000011110011110001011010第7頁，共118頁，2023年，2月20日，星期二1、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達式;5、畫出邏輯圖。4、根據(jù)器件的類型,化簡和變換邏輯表達式二、組合邏輯電路的設(shè)計步驟

一、組合邏輯電路設(shè)計的目標：根據(jù)實際邏輯問題，求出滿足所要求邏輯功能的最簡單邏輯電路。4.2組合邏輯電路的設(shè)計第8頁，共118頁，2023年，2月20日，星期二例1某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸入與非門和反相器設(shè)計一個指示列車等待進站的邏輯電路，3個指示燈一、二、三號分別對應特快、直快和慢車。列車的優(yōu)先級別依次為特快、直快和慢車，要求當特快列車請求進站時，無論其它兩種列車是否請求進站，一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。第9頁，共118頁，2023年，2月20日，星期二解：1、邏輯抽象。輸入信號:I0、I1、I2分別為特快、直快和慢車的進站請求信號且有進站請求時為1，沒有請求時為0。輸出信號:L0、L1、L2分別為3個指示燈的狀態(tài)，且燈亮為1，燈滅為0。輸

入輸

出I0

I1

I2

L0

L1

L2

0000001××10001×010001001根據(jù)題意列出真值表

(2)寫出各輸出邏輯表達式。L0=I0

第10頁，共118頁，2023年，2月20日，星期二輸

入輸

出I0

I1

I2

L0

L1

L2

0

0

0

0

0

0

1

××1

0

0

0

1

×0

1

0

0

0

1

0

0

1

真值表

（2、化簡各輸出邏輯表達式。）L0=I0

3、根據(jù)要求將上式變換為與非形式

第11頁，共118頁，2023年，2月20日，星期二4、根據(jù)輸出邏輯表達式畫出邏輯圖。第12頁，共118頁，2023年，2月20日，星期二例2試設(shè)計一個碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進制碼?？梢圆捎萌魏芜壿嬮T電路來實現(xiàn)。解：(1)明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當輸入格雷碼按照從0到15遞增排序時，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進制碼。第13頁，共118頁，2023年，2月20日，星期二0111

0100

0110

0101

0101

0111

0100

0110

0011

0010

0010

0011

0001

0001

0000

0000

B3

B2

B1

B0

G3

G2

G1

G0

輸

出輸

入1111

1000

1110

1001

1101

1011

1100

1010

1011

1110

1010

1111

1001

1101

1000

1100

B3

B2

B1

B0

G3

G2

G1

G0

輸

出輸

入邏輯電路真值表第14頁，共118頁，2023年，2月20日，星期二(2)畫出各輸出函數(shù)的卡諾圖，并化簡和變換。3

3

G

B

==

2

B

+

3

G

2

G

2

G

3

G

第15頁，共118頁，2023年，2月20日，星期二+

2

G

3

G

1

B

=

1

G

+

2

G

3

G

1

G

2

G

3

G

1

G

+

2

G

3

G

1

G

=(

2

G

3

G

)

+

2

G

3

G

1

G

+（

2

G

3

G

)

+

2

G

3

G

1

G

=

?

3

G

2

G

?

1

G

0

B

=

?

3

G

2

G

?

1

G

?

0

G

第16頁，共118頁，2023年，2月20日，星期二(3)根據(jù)邏輯表達式，畫出邏輯圖第17頁，共118頁，2023年，2月20日，星期二4.3

組合邏輯電路中的競爭冒險如果A、B為兩個互補信號，由于A、B兩個信號的變化時刻實際上不可能完全相同(即使完全相同，也存在冒險)，輸出就可能出錯（也有可能不出錯？）

-----冒險。4.3.1

產(chǎn)生競爭冒險的原因A、B兩個信號哪一個先發(fā)生變化？-----競爭。第18頁，共118頁，2023年，2月20日，星期二競爭:當一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現(xiàn)象。冒險:兩個輸入端的信號取值的變化方向相反時，如果門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。第19頁，共118頁，2023年，2月20日，星期二4.3.2

消去競爭冒險的方法（發(fā)現(xiàn)競爭并且消除競爭）1.發(fā)現(xiàn)并消除互補乘積項

寫出組合邏輯電路的邏輯表達式，當某些邏輯變量取特定值（0或1）時，如果表達式能轉(zhuǎn)換為：

則存在1冒險；第20頁，共118頁，2023年，2月20日，星期二4.3.2

消去競爭冒險的方法

A

B

C

1

&

L

B=C=0時為消掉AA，變換邏輯函數(shù)式為)

)(

(

C

A

B

A

L

+

+

=

可能出現(xiàn)競爭冒險（1冒險）。A

A

F

=

BC

B

A

AC

F

+

+

=

第21頁，共118頁，2023年，2月20日，星期二2.發(fā)現(xiàn)并消除相加互補項--增加乘積項寫出組合邏輯電路的邏輯表達式，當某些邏輯變量取特定值（0或1）時，如果表達式能轉(zhuǎn)換為：

則存在0冒險。

第22頁，共118頁，2023年，2月20日，星期二2.

增加乘積項,避免互補項相加，

當A=B=1時，根據(jù)邏輯表達式有C

B

AC

L

+

=

當A=B=1時C

B

AC

L

+

=

C

B

AC

L

+

=

+

AB

C

C

L

+

=

AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00

011110

第23頁，共118頁，2023年，2月20日，星期二3.

輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對很窄的脈沖起到平波的作用。4~20pF

第24頁，共118頁，2023年，2月20日，星期二4.4幾種典型的組合邏輯集成電路4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術(shù)運算電路第25頁，共118頁，2023年，2月20日，星期二1、)編碼器(Encoder)的概念與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1編碼器4.4幾種典型的組合邏輯集成電路第26頁，共118頁，2023年，2月20日，星期二將每一個待編碼的輸入信號變換為不同的二進制代碼輸出。

如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位二進制碼輸出。編碼器的邏輯功能：第27頁，共118頁，2023年，2月20日，星期二編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進行編碼。第28頁，共118頁，2023年，2月20日，星期二二進制編碼器的結(jié)構(gòu)框圖1、編碼器的工作原理

I

0

I

1

Y

n

-

1

Y

0

Y

1

1

n

2

-

I

二進制

編碼器

2

n

個

輸入

n

位二進

制碼輸出

第29頁，共118頁，2023年，2月20日，星期二4線─2線普通二進制編碼器

(設(shè)計)

1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表編碼器的輸入為高電平有效。（a）邏輯框圖4輸入二進制碼輸出110110001、編碼器的工作原理(1)普通編碼器第30頁，共118頁，2023年，2月20日，星期二存在的問題：1.當輸入全是0，輸出亦為00；2.當輸入中有兩個或兩個以上的1時，輸出亦出錯(亦為00)改進：優(yōu)先編碼器第31頁，共118頁，2023年，2月20日，星期二代碼輸出

工作狀態(tài)標志

編碼輸入

(2)優(yōu)先編碼器4線─2線優(yōu)先編碼器(P138.

問題1仍存在)解決輸入全是無效信號時出錯的實例：鍵盤輸入8421BCD碼編碼器第32頁，共118頁，2023年，2月20日，星期二

輸

入輸

出S0

S1

S2

S3

S4

S5

S6

S7

S8

S9

A

B

C

D

GS

1

1

1

1

1

1

1

1

1

1

0

0

0

0

0

1

111111110

1

0

0

1

1

111111110

1

1

0

0

0

1

11111110

1

1

0

1

1

1

1

1111110

1

1

1

0

1

1

0

1

111110

1

1

1

1

0

1

0

1

1

11110

1

1

1

1

1

0

1

0

0

1

1110

1

1

1

1

1

1

0

0

1

1

1

110

1

1

1

1

1

1

1

0

0

1

0

1

1

0

1

1

1

1

1

1

1

1

0

0

0

1

1

0

1

1

1

1

1

1

1

1

1

0

0

0

0

1

該編碼器為輸入低電平有效2.鍵盤輸入8421BCD碼編碼器功能表

問題2仍存在：當輸入中有兩個或兩個以上的0時，輸出可能出錯（例如同時按下S1和S2，輸出為0011）第33頁，共118頁，2023年，2月20日，星期二優(yōu)先編碼器CD4532的示意框圖、引腳圖2集成電路編碼器（問題1、2均得到解決）第34頁，共118頁，2023年，2月20日，星期二CD4532電路圖(不要求)第35頁，共118頁，2023年，2月20日，星期二

優(yōu)先編碼器CD4532功能表輸

入輸

出EI

I7

I6

I5

I4

I3

I2

I1

I0

Y2

Y1

Y0

GS

EO

L××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL為什么要設(shè)計GS、EO輸出信號？第36頁，共118頁，2023年，2月20日，星期二用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。00

00000輸出是非編碼輸出0第37頁，共118頁，2023年，2月20日，星期二。11無有效電平輸入

10111那塊芯片的優(yōu)先級高？1A7有有效電平輸入0第38頁，共118頁，2023年，2月20日，星期二。

100若A10有有效電平輸入

11010第39頁，共118頁，2023年，2月20日，星期二譯碼器的分類：

譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))1譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應的有效信號。將一種代碼轉(zhuǎn)換成另一種代碼(七段顯示譯碼器)。二進制譯碼器二—十進制譯碼器常見的唯一地址譯碼器：4.4.2

譯碼器/數(shù)據(jù)分配器第40頁，共118頁，2023年，2月20日，星期二（1.）

二進制譯碼器n個輸入端使能輸入端2n個輸出端設(shè)輸入端的個數(shù)為n，輸出端的個數(shù)為M則有M=2n2、

集成電路譯碼器第41頁，共118頁，2023年，2月20日，星期二(a)74HC139集成譯碼器

(1.)二進制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3

Y2

Y1

Y0

A0A1E輸出輸

入功能表（筆記P35）邏輯圖：P144圖4.4.7第42頁，共118頁，2023年，2月20日，星期二(b)74HC138(74LS138)集成譯碼器引腳圖邏輯圖第43頁，共118頁，2023年，2月20日，星期二74HC138集成譯碼器（不要求）邏輯圖第44頁，共118頁，2023年，2月20日，星期二74HC138集成譯碼器功能表L

H

H

H

H

H

H

H

H

H

H

L

L

H

H

L

H

H

H

H

H

H

L

H

H

L

L

H

H

H

L

H

H

H

H

H

H

L

H

L

L

H

H

H

H

L

H

H

H

H

L

L

H

L

L

H

H

H

H

H

L

H

H

H

H

H

L

L

L

H

H

H

H

H

H

L

H

H

L

H

L

L

L

H

H

H

H

H

H

H

L

H

H

L

L

L

L

H

H

H

H

H

H

H

H

L

L

L

L

L

L

H

H

H

H

H

H

H

H

H

×

×

×

×

×

L

H

H

H

H

H

H

H

H

×

×

×

H

X

×

H

H

H

H

H

H

H

H

×

×

×

×

H

×

A2

E3

輸出輸入A1

A0

第45頁，共118頁，2023年，2月20日，星期二1、已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。

譯碼器的應用

第46頁，共118頁，2023年，2月20日，星期二2、譯碼器的擴展用74X139和74X138構(gòu)成5線-32線譯碼器第47頁，共118頁，2023年，2月20日，星期二~3線–8線譯碼器的~

含三變量函數(shù)的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。3、用譯碼器實現(xiàn)邏輯函數(shù)。...當E3=1，E2=E1=0時第48頁，共118頁，2023年，2月20日，星期二用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式

在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).

第49頁，共118頁，2023年，2月20日，星期二

集成二–十進制譯碼器

－

7442功能：將8421BCD碼譯成為10個狀態(tài)輸出。第50頁，共118頁，2023年，2月20日，星期二功能表十進制數(shù)

BCD輸入

輸出

A3

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

0

L

L

L

L

L

H

H

H

H

H

H

H

H

H

1

L

L

L

H

H

L

H

H

H

H

H

H

H

H

2

L

L

H

L

H

H

L

H

H

H

H

H

H

H

3

L

L

H

H

H

H

H

L

H

H

H

H

H

H

4

L

H

L

L

H

H

H

H

L

H

H

H

H

H

5

L

H

L

H

H

H

H

H

H

L

H

H

H

H

6

L

H

H

L

H

H

H

H

H

H

L

H

H

H

7

L

H

H

H

H

H

H

H

H

H

H

L

H

H

8

H

L

L

L

H

H

H

H

H

H

H

H

L

H

9

H

L

L

H

H

H

H

H

H

H

H

H

H

L

對于BCD代碼以外的偽碼（1010～1111這6個代碼）Y0～Y9均為高電平。（2）集成二–十進制譯碼器——7442第51頁，共118頁，2023年，2月20日，星期二顯示譯碼器

脈沖信號

第52頁，共118頁，2023年，2月20日，星期二1.七段顯示譯碼器（1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖第53頁，共118頁，2023年，2月20日，星期二常用的集成七段顯示譯碼器----------CMOS七段顯示譯碼器74HC4511

驅(qū)動共陰極顯示器第54頁，共118頁，2023年，2月20日，星期二LT

HHLHHHHHLLHHHL9

HHHHHHHLLLHHHL8

LLLLHHHHHHLHHL7

HHHHHLLLHHLHHL6

HHLHHLHHLHLHHL5

HHLLHHLLLHLHHL4

HLLHHHHHHLLHHL3

HLHHLHHLHLLHHL2

LLLLHHLHLLLHHL1

LHHHHHHLLLLHHL0g

f

e

d

c

b

a

字形輸出輸入十進制或功能D3

D2

D1

D0

BL

LE

CMOS七段顯示譯碼器74HC4511功能表（P151）驅(qū)動共陰極顯示器第55頁，共118頁，2023年，2月20日，星期二**×

×

×

×

HHH鎖存熄滅LLLLLLL×

×

×

×

HL×

滅燈

HHHHHHH×

×

×

×

L×

×

燈測試熄滅LLLLLLLHHHHHHL15熄滅LLLLLLLLHHHHHL14熄滅LLLLLLLHLHHHHL13熄滅LLLLLLLLLHHHHL12熄滅LLLLLLLHHLHHHL11熄滅LLLLLLLLHLHHHL10LT

g

f

e

d

c

b

a

字形輸出輸入十進制

或功能BL

LE

D3

D2

D1

D0

CMOS七段顯示譯碼器74HC4511功能表(續(xù))第56頁，共118頁，2023年，2月20日，星期二例由74HC4511構(gòu)成24小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。第57頁，共118頁，2023年，2月20日，星期二數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關(guān)，是一種能將數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138組成數(shù)據(jù)分配器第58頁，共118頁，2023年，2月20日，星期二用譯碼器實現(xiàn)數(shù)據(jù)分配器

010當ABC=010時，Y2=DCBA第59頁，共118頁，2023年，2月20日，星期二4.3.3數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。第60頁，共118頁，2023年，2月20日，星期二4選1數(shù)據(jù)選擇器2位地址碼輸入端使能信號輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù)據(jù)輸入端第61頁，共118頁，2023年，2月20日，星期二（2）工作原理及邏輯功能00I3011011=1=0

0

××1

Y

S0

S1

E

地址使能輸出輸

入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I3第62頁，共118頁，2023年，2月20日，星期二74LS151功能框圖2、集成電路數(shù)據(jù)選擇器

8選1數(shù)據(jù)選擇器74HC151

第63頁，共118頁，2023年，2月20日，星期二2、集成電路數(shù)據(jù)選擇器

2個互補輸出端8路數(shù)據(jù)輸入端1個使能輸入端3個地址輸入端

74LS151的邏輯圖(與使能端相連的或門的輸入端并沒有小圓圈)第64頁，共118頁，2023年，2月20日，星期二3、74LS151的功能表當E=1時，Y=0當E=0時功能表見P155表4.4.12第65頁，共118頁，2023年，2月20日，星期二①數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di，就可得到不同的邏輯函數(shù)。5、數(shù)據(jù)選擇器74LS151的應用當D0=D3=D5=

D7=0D1=D2=D4=

D6=1時：當D0=D3=D5=

D7=1D1=D2=D4=

D6=0時：當E=0時：

第66頁，共118頁，2023年，2月20日，星期二比較Y與L，當

D3=D5=D6=D7=1D0=D1=D2=D4=0時，D7E74HC151D6D5D4D3D2D1D0S2S1S0L

Y

X

Y

Z

10Y=L例1試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解:第67頁，共118頁，2023年，2月20日，星期二利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項表達式b、使器件處于使能狀態(tài)c、地址信號S2、S1

、S0

作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達式中有mi,則相應Di=1，其他的數(shù)據(jù)輸入端均為0?？偨Y(jié):第68頁，共118頁，2023年，2月20日，星期二用兩片74151組成二位八選一的數(shù)據(jù)選擇器②數(shù)據(jù)選擇器的擴展位的擴展第69頁，共118頁，2023年，2月20日，星期二字的擴展將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器(筆記p36)第70頁，共118頁，2023年，2月20日，星期二

③實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換第71頁，共118頁，2023年，2月20日，星期二1.1位數(shù)值比較器(設(shè)計)數(shù)值比較器：對兩個位數(shù)相同的數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù)A、B。

輸出：F

B

A

>=1，表示A大于BF

B

A

<=1，表示A小于BF

B

A

=

=1，表示A等于B4.4.4數(shù)值比較器第72頁，共118頁，2023年，2月20日，星期二1位數(shù)值比較器B

A

=F

B

A

>B

A

=F

B

A

<AB

B

A

+=F

B

A

=一位數(shù)值比較器真值表

1

0

0

1

1

0

0

1

0

1

0

1

0

1

0

1

0

0

0

0

FA=B

FA<B

FA>B

B

A

輸出輸入第73頁，共118頁，2023年，2月20日，星期二2、2位數(shù)值比較器：

輸入：兩個2位二進制數(shù)

A=A1A0、B=B1B0

利用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器比較兩個2位二進制數(shù)的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則第74頁，共118頁，2023年，2月20日，星期二真值表001

010

100

A0>B0

A0<B0

A0=B0

A1=B1

A1=B1

A1=B1

0

1

0

×

A1<B1

0

0

1

×

A1>B1

FA=B

FA<B

FA>B

A0

B0

A1

B1

輸

出輸

入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)第75頁，共118頁，2023年，2月20日，星期二兩位數(shù)值比較器邏輯圖FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)第76頁，共118頁，2023年，2月20日，星期二3集成數(shù)值比較器74LS85(1.)集成數(shù)值比較器74LS85的功能74LS85的引腳圖

74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85的示意框圖74LS85的功能表P160第77頁，共118頁，2023年，2月20日，星期二用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴展方式）。2.集成數(shù)值比較器的位數(shù)擴展輸入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0輸出:F

B

A

>

F

B

A

<

F

B

A

=

高位片輸出低位片B3A3~B0A0B7A7~B4A4第78頁，共118頁，2023年，2月20日，星期二用74HC85組成16位數(shù)值比較器(并聯(lián)擴展方式)。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出第79頁，共118頁，2023年，2月20日，星期二4.4.5算術(shù)運算電路

@在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加

---半加

@在兩個1位二進制數(shù)相加時，考慮低位進位的相加

---全加

1、半加器和全加器

第80頁，共118頁，2023年，2月20日，星期二（1）1位半加器（HalfAdder）

不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。

邏輯表達式1000C011110101000SBA

半加器的真值表B

A

B

A

S

+

=

C=AB

（異或）第81頁，共118頁，2023年，2月20日，星期二（2）全加器（FullAdder）1110100110010100全加器真值表

全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。111011101001110010100000Co

S

Ci

B

A

第82頁，共118頁，2023年，2月20日，星期二

于是可得全加器的邏輯表達式為第83頁，共118頁，2023年，2月20日，星期二加法器的應用1110100110010100全加器真值表111011101001110010100000C

S

C

B

A

ABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-----用全加器組成三位二進制代碼奇偶校驗器第84頁，共118頁，2023年，2月20日，星期二（1）串行進位加法器如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數(shù)加法器0第85頁，共118頁，2023年，2月20日，星期二定義兩個中間變量Gi和Pi：Gi=AiBi

（2）超前進位加法器

提高運算速度的基本思想：設(shè)計進位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i位的進位信號（Ci

）：Ci=Gi＋Pi

Ci-1

第86頁，共118頁，2023年，2月20日，星期二

4位全加器進位信號的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBi

Ci=Gi＋Pi

Ci-1

第87頁，共118頁，2023年，2月20日，星期二集成超前進位產(chǎn)生器74LS182（不要求）邏輯圖邏輯符號第88頁，共118頁，2023年，2月20日，星期二超前進位集成4位加法器74LS283

74HC283邏輯框圖

74HC283引腳圖第89頁，共118頁，2023年，2月20日，星期二74HC283邏輯框圖（不要求）第90頁，共118頁，2023年，2月20日，星期二4.超前進位加法器74LS283的應用例1.用兩片74LS283構(gòu)成一個8位二進制數(shù)加法器。在片內(nèi)是超前進位，而片與片之間是串行進位。第91頁，共118頁，2023年，2月20日，星期二8421碼輸入余3碼輸出1

1

0

0

例.用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路。8421碼余3碼000000010010001101000101

+0011+0011+0011CO第92頁，共118頁，2023年，2月20日，星期二3減法運算

在實際應用中，通常是將減法運算變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。若n位二進制數(shù)的原碼為N原，則與它相對應的2的補碼為

N補=2N

N原反碼（各位求反）與原碼滿足：N反=2N

1N原

所以，補碼與反碼的關(guān)系式為

N補=N反+1 設(shè)兩個數(shù)A、B相減，利用以上兩式可得A

B=A+B補2n=A+B反+12n

補碼和原碼是相互的反碼和原碼也是相互的（與P24、P130不矛盾，見P167注）第93頁，共118頁，2023年，2月20日，星期二1）AB

0的情況。2）AB<0的情況。結(jié)果表明，在A–B

0時，加補進位信號為1，所得的差就是差的原碼。在A–B<0時，加補的進位信號為0，所得的差是差絕對值的補碼（筆記P36）。A=0101，B=0001A=0001，B=0101

10100

01100

第94頁，共118頁，2023年，2月20日，星期二輸出為原碼的4位減法運算邏輯圖第95頁，共118頁，2023年，2月20日，星期二4.5組合可編程邏輯器件4.5.1PLD的結(jié)構(gòu)、表示方法及分類4.5.2組合邏輯電路的PLD實現(xiàn)第96頁，共118頁，2023年，2月20日，星期二4.5組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。第97頁，共118頁，2023年，2月20日，星期二4.5.1PLD的結(jié)構(gòu)、表示方法及分類與門陣列或門

陣列

乘積項

和項

PLD主體輸入電路輸入信號

互補

輸入

輸出電路輸出函數(shù)

反饋輸入信號

可由或陣列直接輸出，構(gòu)成組合輸出；通過寄存器輸出，構(gòu)成時序方式輸出。1、PLD的基本結(jié)構(gòu)第98頁，共118頁，2023年，2月20日，星期二與門陣列或門

陣列

乘積項

和項

互補

輸入

第99頁，共118頁，2023年，2月20日，星期二2.

PLD的邏輯符號表示方法(1)

連接的方式

第100頁，共118頁，2023年，2月20日，星期二(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

A

B

C

&

L

A

B

C

≥1L

D

F1=A+B+C+D第101頁，共118頁，2023年，2月20日，星期二三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器第102頁，共118頁，2023年，2月20日，星期二(3)編程連接技術(shù)

PLD表示的與門熔絲工藝的與門原理圖第103頁，共118頁，2023年，2月20日，星期二V

CC

+

(5V)

R

3k

W

L

D

1

D

2

D

3

A

B

C

高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平

L

V

CC

A

B

C

D

5V5V5VL=A?B?C第104頁，共118頁