數(shù)電第2次討論課習(xí)題參考解答

組合邏輯電路和可編程器件數(shù)電第2次討論課提綱1、組合邏輯電路的輸出取決于（

）。

A當(dāng)時(shí)的輸入信號(hào)

B原來(lái)的輸出信號(hào)

C當(dāng)時(shí)的輸入信號(hào)和原來(lái)的輸出信號(hào)一、組合邏輯電路2、組合邏輯電路

（

）。A有記憶功能

B無(wú)記憶功能

C有時(shí)有記憶功能,有時(shí)沒有

D有無(wú)記憶功能要根據(jù)電路確定3、引起組合邏輯電路中竟?fàn)幣c冒險(xiǎn)的原因是(

)。A邏輯關(guān)系錯(cuò)

B干擾信號(hào)

C電路延時(shí)

D電源不穩(wěn)定4、什么是數(shù)值比較器？以設(shè)計(jì)1位數(shù)值比較器為例，說明數(shù)值比較器的輸入輸出信號(hào)和邏輯功能。數(shù)值比較器：對(duì)兩個(gè)1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。比較結(jié)果有A>B,A<B,A=B三種情況。

一位數(shù)值比較器：輸入信號(hào)：一位二進(jìn)制數(shù)A、B輸出信號(hào)：FA>B=1表示A>B

FA<B=1表示A<B

FA=B=1表示A=B

5、電路如下圖所示，74×85為四位數(shù)碼比較器，試說明電路輸出F1，F(xiàn)2，F(xiàn)3的功能。5、電路如下圖所示，74×85為四位數(shù)碼比較器，試說明電路輸出F1，F(xiàn)2，F(xiàn)3的功能。6、LUT實(shí)現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡(jiǎn)或非-或非表達(dá)式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)該函數(shù)的邏輯圖。6、LUT實(shí)現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡(jiǎn)或非-或非表達(dá)式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)該函數(shù)的邏輯圖。6、LUT實(shí)現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡(jiǎn)或非-或非表達(dá)式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)該函數(shù)的邏輯圖。6、LUT實(shí)現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡(jiǎn)或非-或非表達(dá)式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)該函數(shù)的邏輯圖。7、什么是算術(shù)運(yùn)算電路？基本的算術(shù)運(yùn)算電路是什么電路？下圖分別是什么邏輯符號(hào)？分別說明其輸入輸出信號(hào)和邏輯功能。半加器：輸入信號(hào)：兩個(gè)加數(shù)

輸出信號(hào)：和數(shù)、進(jìn)位數(shù)

邏輯功能：實(shí)現(xiàn)只考慮加數(shù)本身而不考慮低位進(jìn)位的加法運(yùn)算

全加器：輸入信號(hào)：被加數(shù)、加數(shù)、低位進(jìn)位數(shù)

輸出信號(hào)：本位和數(shù)、向高位的進(jìn)位數(shù)

邏輯功能：實(shí)現(xiàn)進(jìn)行被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)的加法運(yùn)算。7、什么是算術(shù)運(yùn)算電路？基本的算術(shù)運(yùn)算電路是什么電路？下圖分別是什么邏輯符號(hào)？分別說明其輸入輸出信號(hào)和邏輯功能。8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)的邏輯圖。

8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)的邏輯圖。

8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實(shí)現(xiàn)的邏輯圖。

9、多位加法器是怎么構(gòu)成的？說明74HC283加法器的輸入輸出信號(hào)和邏輯功能。畫出用74283構(gòu)成的將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路。

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

9、多位加法器是怎么構(gòu)成的？說明74HC283加法器的輸入輸出信號(hào)和邏輯功能。畫出用74283構(gòu)成的將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路。

10、A、B均為4位二進(jìn)制數(shù)，試用一片4位加法器74HC283實(shí)現(xiàn)Y=4A+B。（提示：二進(jìn)制數(shù)每乘一次2，向左移一位，即2×A3A2A1A0=A3A2A1A00）11、用一片雙四選一74LS153設(shè)計(jì)報(bào)警控制電路：

有報(bào)警信號(hào)（高電平）時(shí)，按A、B、C的優(yōu)先級(jí)處理當(dāng)?shù)?路（C）有報(bào)警信號(hào)時(shí)，控制數(shù)碼管顯示1；當(dāng)?shù)?路（B）有報(bào)警信號(hào)時(shí)，控制數(shù)碼管顯示2；當(dāng)?shù)?路（A）有報(bào)警信號(hào)時(shí)，控制數(shù)碼管顯示3；無(wú)報(bào)警信號(hào)時(shí)，控制數(shù)碼管顯示0。11、用一片雙四選一74LS153設(shè)計(jì)報(bào)警控制電路：

二、可編程器件1、可編程器件CPLD和FPGA實(shí)現(xiàn)邏輯函數(shù)的原理是相同的嗎？為什么？2、FPGA全稱是什么？是一種什么器件？不相同

構(gòu)成FPGA基本單元的邏輯塊主要是查找表LUT，而CPLD中的邏輯塊是以與-或陣列為基礎(chǔ)的?，F(xiàn)場(chǎng)可編程門陣列，是半定制可編程器件。3、隨著EDA技術(shù)的不斷完善與成熟，(

)設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。

A.自頂向下 B.電路圖 C.自底向上 D.以上均可4、基于EDA技術(shù)的現(xiàn)代電子系統(tǒng)設(shè)計(jì)流程為：原理圖/HDL文本輸入→功能仿真→(

邏輯綜合

)→布局布線→(

時(shí)序仿真)→編程下載→硬件測(cè)試。5、下列VerilogHDL程序所描述電路是什么門電路？試用邏輯符號(hào)和真值表描述它的邏輯功能。

moduleTRI(EN,IN,OUT);inputIN,EN;outputOUT;assignOUT=EN?IN:1’bZ;endmodule三態(tài)門6、下列VerilogHDL程序所描述的是一個(gè)什么邏輯電路？試用邏輯符號(hào)和真值表描述它的邏輯功能。moduleDataflow(A,En,Y);

input[2:0]A;

input

En;

output[7:0]Y;

assign

Y[0]=~(En&~A[2]&~A[1]&~A[0]);

assign

Y[1]=~(En&~A[2]&~A[1]&

A[0]);

assign

Y[2]=~(En&~A[2]&

A[1]&~A[0]);

assign

Y[3]=~(En&~A[2]&

A[1]&

A[0]);

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A[2]&~A[1]&~A[0]);

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A[2]&~A[1]&

A[0]);

assign

Y[6]=~(En&

A[2]&

A[1]&~A[0]);

assign

Y[7]=~(En&

A[2]&

A[1]&

A[0]);endmodule3-8線譯碼器7、下面是對(duì)兩個(gè)8位無(wú)符號(hào)二進(jìn)制數(shù)的大小進(jìn)行比較的程序，該程序正確嗎？modulecomparator(AGTB,AEQB,