第3章-Verilog硬件描述語言4

2023/5/31第3章Verilog硬件描述語言（四）3.5VerilogHDL設(shè)計舉例3.5.1組合電路設(shè)計常用的設(shè)計方法1、用assign語句對wire型變量進(jìn)行賦值，綜合后的結(jié)果是組合邏輯電路。2、用always@(敏感信號表)注意：always塊內(nèi)賦值語句左邊的變量是reg或integer型在生成組合邏輯的always塊中被賦值的所有信號必須都在always@(敏感信號表)的敏感電平列表中列出2023/5/311.編碼器和譯碼器例3-56：BCD碼將十進(jìn)制的數(shù)字轉(zhuǎn)化為二進(jìn)制

modulebin2bcd(data_in,EN,data_out);input[3:0]data_in;inputEN;output[6:0]data_out;reg[6:0]data_out; always@(data_inorEN)begin data_out={7{1'b0}}; if(EN==1) begin case(data_in)//根據(jù)共陽接法譯碼

4'b0000:data_out[6:0]=7'b1000000; 4'b0001:data_out[6:0]=7'b1111001; 4'b0010:data_out[6:0]=7'b0100100; 4'b0011:data_out[6:0]=7'b0110000; 4'b0100:data_out[6:0]=7'b0011001; 4'b0101:data_out[6:0]=7'b0010010; 4'b0110:data_out[6:0]=7'b0000010; 4'b0111:data_out[6:0]=7'b1111000;4'b1000:data_out[6:0]=7'b0000000; 4'b1001:data_out[6:0]=7'b0011000; default:data_out[6:0]={7{1'b0}}; endcase endendendmodule數(shù)據(jù)選擇器例3-57：設(shè)計一個數(shù)據(jù)選擇器，實現(xiàn)在選擇信號SEL，使能信號EN的控制下，從輸入信號IN0,IN1,IN2,IN3中選擇一個賦值到輸出端口OUT。

`definewidth8modulemux(EN,IN0,IN1,IN2,IN3,SEL,OUT);inputEN;input[`width-1:0]IN0,IN1,IN2,IN3;input[1:0]SEL;output[`width-1:0]OUT;reg[`width-1:0]OUT;always@(SELorENorIN0orIN1orIN2orIN3) begin if(EN==0)OUT={8{1'b0}}; else case(SEL) 2’b00:OUT=IN0; 2’b01:OUT=IN1; 2’b10:OUT=IN2; 2’b11:OUT=IN3; default:OUT={8{1'b0}}; endcase endendmodulewire[width-1:0]OUT;assignOUT=(EN==0)?8'b0：(SEL==2'b00)?IN0

：(SEL==2'b01)?IN1

：(SEL==2'b10)?IN2

：(SEL==2'b11)?IN3

：8'b0;3.數(shù)值比較器例3-58：設(shè)計比較器電路，實現(xiàn)兩個多位數(shù)的比較，并將結(jié)果顯示如下：當(dāng)a>b置a_great為1，其余輸出端為0當(dāng)a=b置a_equle_b為1，其余輸出端為0當(dāng)a<b置b_great為1，其余輸出端為0`definewidth8modulecompare(a,b,a_great,a_equel_b,b_great);input[`width-1:0]a,b;outputa_great,a_equel_b,b_great;rega_great,a_equel_b,b_great;always@(aorb)beginif(a>b)a_great=1; elsea_great<=0;if(a==b)a_equel_b<=1; elsea_equel_b<=0;if(a<b)b_great<=1; elseb_great<=0;end endmodule3.5.2時序電路設(shè)計1.移位寄存器當(dāng)寄存器存儲的代碼能夠在移位脈沖的作用下依次左移或右移，就構(gòu)成了移位寄存器。移位寄存器不僅可以存儲代碼，而且可以用來實現(xiàn)數(shù)據(jù)的串行－并行的轉(zhuǎn)換，數(shù)值的運算以及數(shù)據(jù)的處理等

例3-59：設(shè)計邊沿觸發(fā)結(jié)構(gòu)的D觸發(fā)器組成的4位移位寄存器moduleshift_flop(D,CLK,Q);inputD;inputCLK;output[3:0]Q;reg[3:0]Q;always@(posedgeclk)beginQ[3]<=D; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1]; endendmodule2.計數(shù)器例3-60：設(shè)計一個帶異步復(fù)位的十六進(jìn)制計數(shù)器modulecounter_16(clk,reset,counter_data);inputclk,reset;output[3:0]counter_data;reg[3:0]counter_data;always@(posedgeclkorposedgereset);if(reset==1)counter_data<=4'b0000;elsecounter_data<=counter_data+1;endmodule3.分頻器例3-61：設(shè)有一個50MHz的時鐘源，設(shè)計分頻電路得到秒脈沖時鐘信號。moduledivider50m(inclk,outclk);inputinclk;outputoutclk;regoutclk;reg[25:0]counter;always@(posedgeinclk) begin if(count==49999999) count<=0; else count<=count+1; endalways@(count) begin if(count==49999999) outclk<=1; else outclk<=0; endendmodule在VerilogHDL中使用函數(shù)VeirlogHDL也可使用函數(shù)以適應(yīng)對不同變量采取同一運算的操作。VeirlogHDL函數(shù)在綜合時被理解成具有獨立運算功能的電路，每調(diào)用一次函數(shù)相當(dāng)于改變這部分電路的輸入以得到相應(yīng)的計算結(jié)果moduletryfunct(clk,n,result,reset);output[31:0]result;input[3:0]n;inputreset,clk;reg[31:0]result;always@(posedgeclk)beginif(!reset)result<=0;elsebeginresult<=factorial(n);endendfunction[31:0]factorial;input[3:0]operand;integerindex;beginfactorial=operand?1:0;for(index=2;index<=operand;index=index+1)factorial=index*factorial;endendfunctionendmodule函數(shù)factorial(n)實現(xiàn)了：階乘運算在實際的設(shè)計中，不希望設(shè)計中的運算過于復(fù)雜，以免在綜合后帶來不可預(yù)測的后果。經(jīng)常的情況是，把復(fù)雜的運算分成幾個步驟，分別在不同的時鐘周期完成。在VerilogHDL中使用任務(wù)（task）當(dāng)希望能夠?qū)⒁恍┬盘栠M(jìn)行運算并輸出多個結(jié)果時，任務(wù)結(jié)構(gòu)在這方面的優(yōu)勢則十分突出。任務(wù)本身并不返回計算值，但是它通過類似C語言中形參與實參的數(shù)據(jù)交換，非常快捷地實現(xiàn)運算結(jié)果的調(diào)用?？梢猿３＠萌蝿?wù)來幫助實現(xiàn)結(jié)構(gòu)化的模塊設(shè)計，將批量的操作以任務(wù)的形式獨立出來，這樣設(shè)計的目的通常一眼看過去就很明了。3.5.3數(shù)字系統(tǒng)設(shè)計有限狀態(tài)機是由寄存器組和組合邏輯構(gòu)成的硬件時序電路，其狀態(tài)（即由寄存器組的1和0的組合狀態(tài)所構(gòu)成的有限個狀態(tài)）只可能在同一時鐘跳變沿的情況下才能從一個狀態(tài)轉(zhuǎn)向另一個狀態(tài)，究竟轉(zhuǎn)向哪一狀態(tài)還是留在原狀態(tài)與各個輸入值，當(dāng)前所在狀態(tài)有關(guān)。在VerilogHDL中可以用許多種方法來描述有限狀態(tài)機，最常用的方法是用always語句和case語句。常用的編碼方式有以下幾種：二進(jìn)制順序編碼、格雷碼、隨機碼、一位有效（one-hot）編碼等有限狀態(tài)機根據(jù)其輸出的邏輯關(guān)系可分為兩類，當(dāng)時序邏輯的輸出是輸入信號和當(dāng)前狀態(tài)的函數(shù)，且當(dāng)前狀態(tài)和輸入信號決定了下一狀態(tài)，稱為Mealy狀態(tài)機；當(dāng)系統(tǒng)的輸出只是當(dāng)前狀態(tài)的函數(shù)，稱為Moore狀態(tài)機。Mealy狀態(tài)機結(jié)構(gòu)圖例3-62：Mealy型狀態(tài)reg[1:0]state,next_state;always@(posedgeclk)if(reset)state<=idle;else state<=next_state;always@(stateorin1orin2)begin case(state) 2’d0:begin out<=in1&in2; //輸出

if(in1)next_state<=1; //下一狀態(tài)確定

elsenext_state<=2; end 2’d1:begin out<=~in2; if(in2)next_state<=2; elsenext_state<=3; end endcaseend

Moore狀態(tài)機結(jié)構(gòu)圖例3-63：Moore型狀態(tài)機…always@(posedgeclk)begin state=next_state; case(state) 2’d0:begin out=1; //輸出

if(in1)next_state=1; //下一狀態(tài)確定

elsenext_state=2; end 2’d1:begin if(in2)next_state=0; elsenext_state=3; end endcaseend

思考：modulefsm(Clock,Reset,A,F,G);inputClock,Reset,A;outputF,G;regF,G;reg[1:0]state;parameterIdle=2’b00,Start=2’b01,Stop=2’b10,Clear=2’b11;always@(posedgeClock)if(!Reset)beginstate<=Idle;F<=0;G<=0;endelsecase(state)idle:beginif(A)beginstate<=Start;G<=0;endelsestate<=idle;endstart:if(!A)state<=Stop;elsestate<=start;Stop:beginif(A)beginstate<=Clear;F<=1;endelsestate<=Stop;endClear:beginif(!A)beginstate<=Idle;F<=0;G<=1;endelsestate<=Clear;endendcaseendmodule還可以寫成：modulefsm(Clock,Reset,A,F,G);inputClock,Reset,A;outputF,G;reg[1:0]state;wire[1:0]Nextstate;parameterIdle=2’b00,Start=2’b01,Stop=2’b10,Clear=2’b11;always@(posedgeClock)if(!Reset)beginstate<=Idle;endelsestate<=Nextstate;assignNextstate=(state==Idle)?(A?Start:Idle):(state==Start)?(!A?Stop:Start):