第三章 VHDL語言結(jié)構(gòu)體的描述方式

3VHDL語言結(jié)構(gòu)體的描述方式VHDL語言的結(jié)構(gòu)體可以用不同的語句類型和描述方式來表達電路所期望的邏輯行為，而對于相同的邏輯行為，可以有不同的語句表達方式。VHDL語言結(jié)構(gòu)體的描述方式在VHDL語言中，這些描述方式或建模方式稱為VHDL語言的描述風(fēng)格。常用的描述方式主要有：●行為描述●數(shù)據(jù)流描述●結(jié)構(gòu)描述●混合描述1行為描述依據(jù)設(shè)計實體的功能或算法對結(jié)構(gòu)體進行描述，不需要給出實現(xiàn)這些行為的硬件結(jié)構(gòu)，只強調(diào)電路的行為和功能。

在結(jié)構(gòu)體中，行為描述主要用函數(shù)、過程和進程語句，以功能或算法的形式來描述數(shù)據(jù)的轉(zhuǎn)換和傳送。

VHDL語言結(jié)構(gòu)體的描述方式

3.1結(jié)構(gòu)體的行為描述

2【例3.1】試用行為描述完成二選一數(shù)據(jù)選擇器的設(shè)計。VHDL語言結(jié)構(gòu)體的描述方式

設(shè)數(shù)據(jù)輸入為d0和d1、選擇輸入為s，輸出為y。程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREbehaviorOFmux21IS

BEGINy<=d1WHENs=‘1’ELSEd0；

ENDbehavior；3

行為描述類似于高級編程語言，主要是對設(shè)計實體的功能或數(shù)學(xué)模型進行描述，其抽象程度遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述，其特點如下：

VHDL語言結(jié)構(gòu)體的描述方式

●

行為描述具有很高的抽象程度，遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述；

●

行為描述只需描述清楚輸入與輸出的行為，而與它們的結(jié)構(gòu)無關(guān)；

●

描述程序大多采用算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等語句；

●

結(jié)構(gòu)體中的過程語句屬于典型的行為描述。4

即邏輯描述，它利用VHDL語言中的賦值符和邏輯運算符進行描述，既包含邏輯單元的結(jié)構(gòu)信息，又隱含地表示某種行為。VHDL語言結(jié)構(gòu)體的描述方式

3.2結(jié)構(gòu)體的數(shù)據(jù)流描述

例如：

y<=aNORb；

z<=NOT(aXORb)；//y等于a與b的或非運算//z等于a與b的同或運算這種方式主要采用非結(jié)構(gòu)化的并行語句描述。5【例3.2】將例3.1中的數(shù)據(jù)選擇器采用數(shù)據(jù)流描述。VHDL語言結(jié)構(gòu)體的描述方式

邏輯表達式：y

=

d0·s

+

d1·s

程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREdataflowOFmux21IS

SIGNALtmp1,tmp2,tmp3:STD_LOGIC；

BEGINtmp1<=d1ANDs；tmp2<=d0AND(NOTs)；tmp3<=tmp1ORtmp2；y<=tmp3；

ENDdataflow；6

結(jié)構(gòu)描述是從設(shè)計實體的內(nèi)部結(jié)構(gòu)對結(jié)構(gòu)體進行描述的，并給出該實體所包含的模塊或元件的相互連接關(guān)系。

這種方式主要采用元件例化（COMPONENT）的形式對設(shè)計實體進行描述?？梢杂貌煌愋偷慕Y(jié)構(gòu)來實現(xiàn)多層次的工程設(shè)計，從簡單的門電路到復(fù)雜的元件來描述整個系統(tǒng)，元件之間的連接通過定義的端口界面來實現(xiàn)。

VHDL語言結(jié)構(gòu)體的描述方式

3.3結(jié)構(gòu)體的結(jié)構(gòu)描述

7

結(jié)構(gòu)描述建模的步驟如下：VHDL語言結(jié)構(gòu)體的描述方式

3.3結(jié)構(gòu)體的結(jié)構(gòu)描述

①元件說明：描述局部接口。

②元件例化：相對于其他元件放置元件。

③元件配置：指定元件所有的設(shè)計實體。

結(jié)構(gòu)描述用于層次化設(shè)計，高層次的設(shè)計模塊調(diào)用低層次的設(shè)計模塊，或直接用門電路來構(gòu)成一個復(fù)雜的邏輯電路。

8【例3.3】將例3.1中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。

VHDL語言結(jié)構(gòu)體的描述方式

程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREstructureOFmux21IS

COMPONENTand2

PORT(a,b:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

COMPONENT

or2

PORT(a,b:INSTD_LOGIC；c:OUT

STD_LOGIC)；

END

COMPONENT；&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U49【例3.3】將例3.1中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。

VHDL語言結(jié)構(gòu)體的描述方式

程序清單：&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U4

COMPONENTnot1

PORT

(a:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

SIGNALaa,ab,ns:STD_LOGIC；

BEGINU1:not1PORTMAP(s,ns)；U2:and2PORTMAP

(d1,s,aa)；U3:and2PORTMAP(ns,d0,ab)；U4:or2PORTMAP(aa,ab,y)；