白中英《計(jì)算機(jī)組成原理》考研配套2021考研真題庫

白中英《計(jì)算機(jī)組成原理》配套2021考研真題庫第一部分考研真題精選一、選擇題1下列關(guān)于馮?諾依曼結(jié)構(gòu)計(jì)算機(jī)基本思想的敘述中，錯(cuò)誤的是（ ）。［2019年408統(tǒng)考］A.程序的功能都通過中央處理器執(zhí)行指令實(shí)現(xiàn)B.指令和數(shù)據(jù)都用二進(jìn)制表示，形式上無差別C.指令按地址訪問，數(shù)據(jù)都在指令中直接給出D.程序執(zhí)行前，指令和數(shù)據(jù)需預(yù)先存放在存儲(chǔ)器中【答案】C查看答案【解析】根據(jù)馮?諾依曼體系結(jié)構(gòu)的基本思想可知，所有的數(shù)據(jù)和指令序列都是以二進(jìn)制形式存放在存儲(chǔ)器中，計(jì)算機(jī)根據(jù)周期來區(qū)分指令和數(shù)據(jù)，因此數(shù)據(jù)是從存儲(chǔ)器讀取而非在指令中給出，因此C項(xiàng)是錯(cuò)誤的。2下列有關(guān)處理器時(shí)鐘脈沖信號的敘述中，錯(cuò)誤的是（ ）。［2019年408統(tǒng)考］A.時(shí)鐘脈沖信號由機(jī)器脈沖源發(fā)出的脈沖信號經(jīng)整形和分頻后形成B.時(shí)鐘脈沖信號的寬度稱為時(shí)鐘周期，時(shí)鐘周期的倒數(shù)為機(jī)器主頻C.時(shí)鐘周期以相鄰狀態(tài)單元間組合邏輯電路的最大延遲為基準(zhǔn)確定D.處理器總是在每來一個(gè)時(shí)鐘脈沖信號時(shí)就開始執(zhí)行一條新的指令【答案】D查看答案【解析】計(jì)算機(jī)完成一條指令的時(shí)間稱為指令周期，而一條指令通常是由幾個(gè)時(shí)鐘周期組成的，因此計(jì)算機(jī)不可能每來一個(gè)時(shí)鐘脈沖就執(zhí)行一個(gè)新指令，所以D項(xiàng)是錯(cuò)誤的。3某指令功能為R[r2]-R/1]+M[R[r0]],其兩個(gè)源操作數(shù)分別采用寄存器、寄存器間接尋址方式。對于下列給定部件，該指令在取數(shù)及執(zhí)行過程中需要用到的是（ ）。[2019年408統(tǒng)考]I.通用寄存器組（GPRs）II.算術(shù)邏輯單元（ALU）III.存儲(chǔ)器（Memory）W.指令譯碼器（ID）A.僅I、IIB.僅I、II、IC.僅I、I、WD.僅I、I、D【答案】B查看答案【解析】一條指令的執(zhí)行過程為取指令、分析指令、執(zhí)行指令。題目中的指令用到了寄存器和寄存器間接尋址，因此該指令在取數(shù)過程中一定會(huì)被使用到，同時(shí)寄存器間接尋址在取數(shù)階段一定會(huì)使用存儲(chǔ)器，最后進(jìn)行加操作時(shí)一定會(huì)用到算數(shù)邏輯單元，指令譯碼器是屬于分析指令階段，在取數(shù)和執(zhí)行指令階段之前，因此該指令在取數(shù)及執(zhí)行過程中需要用到的是I、II、I。4假定一臺(tái)計(jì)算機(jī)采用3通道存儲(chǔ)器總線，配套的內(nèi)存條型號為DDR3-1333，即內(nèi)存條所接插的存儲(chǔ)器總線的工作頻率為1333MHz、總線寬度為64位，則存儲(chǔ)器總線的總帶寬大約是（ ）[2019年408統(tǒng)考]A.10.66GB/SB.32GB/SC.64GB/sD.96GB/s【答案】B查看答案【解析】首先總線的寬度為64bit，即8字節(jié)（Byte）,則采用三通道的存儲(chǔ)器總線的總帶寬為8x1333x3=31.992、32GB/s5下列關(guān)于磁盤存儲(chǔ)器的敘述中，錯(cuò)誤的是（ ）。［2019年408統(tǒng)考］A.磁盤的格式化容量比非格式化容量小B.扇區(qū)中包含數(shù)據(jù)、地址和校驗(yàn)等信息C.磁盤存儲(chǔ)器的最小讀寫單位為一個(gè)字節(jié)D.磁盤存儲(chǔ)器由磁盤控制器、磁盤驅(qū)動(dòng)器和盤片組成【答案】C查看答案【解析】磁盤存儲(chǔ)器可以讀到的最小單位不是字節(jié)，而是一個(gè)比特（bit）,C項(xiàng)是錯(cuò)誤的。6某設(shè)備以中斷方式與CPU進(jìn)行數(shù)據(jù)交換，CPU主頻為1GHz,設(shè)備接口中的數(shù)據(jù)緩沖寄存器為32位，設(shè)備的數(shù)據(jù)傳輸率為50KB/S。若每次中斷開銷（包括中斷響應(yīng)和中斷處理）為1000個(gè)時(shí)鐘周期，則CPU用于該設(shè)備輸入/輸出的時(shí)間占整個(gè)CPU時(shí)間的百分比最多是（ ）。［2019年408統(tǒng)考］A.1.25%B.2.5%C.5%D.12.5%【答案】A查看答案【解析】假設(shè)該設(shè)備一直處于與CPU進(jìn)行數(shù)據(jù)交換的狀態(tài)，而數(shù)據(jù)緩沖寄存器為32位，設(shè)備的傳輸率為50KB/S，即400000bit/s，則緩存器存滿需要32/400000=8x10-5秒，而每次中斷開銷為1000個(gè)時(shí)鐘周期，主頻為1GHz,!則1000個(gè)時(shí)鐘周期為1x10-6秒，所以CPU用于設(shè)備輸入輸出時(shí)間即中斷處理時(shí)間為[1x10-6/(8x10-5)]X100%=1.25%7馮?諾依曼結(jié)構(gòu)計(jì)算機(jī)中數(shù)據(jù)采用二進(jìn)制編碼表示，其主要原因是( )。[2018年408統(tǒng)考]I.二進(jìn)制的運(yùn)算規(guī)則簡單II.制造兩個(gè)穩(wěn)態(tài)的物理器件較容易III.便于用邏輯門電路實(shí)現(xiàn)算術(shù)運(yùn)算A.僅I、IIB.僅I、IC.僅I、ID.I、II和I【答案】D查看答案【解析】馮?諾依曼結(jié)構(gòu)計(jì)算機(jī)中數(shù)據(jù)采用二進(jìn)制編碼表示的原因有：①技術(shù)實(shí)現(xiàn)簡單，即制造兩個(gè)穩(wěn)態(tài)的物理器件較容易；②適合邏輯運(yùn)算，便于用邏輯門電路實(shí)現(xiàn)算術(shù)運(yùn)算；③簡化運(yùn)算規(guī)則，提高運(yùn)算速度。因此I、II和I都是其采用二進(jìn)制的原因。D.1.0x2D.1.0x2-149【答案】A查看答案8假定帶符號整數(shù)采用補(bǔ)碼表示，若int型變量x和y的機(jī)器數(shù)分別是FFFFFFDFH）。［2018年408和00000041H，則x、y的值以及）。［2018年408統(tǒng)考］A.x=-65,y=41,x-y的機(jī)器數(shù)溢出B.x=-33,y=65,x-y的機(jī)器數(shù)為FFFFFF9DHC.x=-33,y=65,x-y的機(jī)器數(shù)為FFFFFF9EHD.x=-65,y=41,x-y的機(jī)器數(shù)為FFFFFF96H【答案】C查看答案【解析】x機(jī)器數(shù)為FFFFFFDFH，轉(zhuǎn)換為二進(jìn)制數(shù)為11111111111111111mmm011m，通過按位取反末位加1可得原碼為10000000000000000000000000100001,即-33;y機(jī)器數(shù)為00000041，由于y為正數(shù)，因此其補(bǔ)碼為其原碼，故y原碼為00000041，即65。-65的二進(jìn)制原碼為10000000000000000000000001000001，轉(zhuǎn)換為補(bǔ)碼十六進(jìn)制為FFFFFFBF,則x-y為FFFFFFDF+FFFFFFBF=FFFFFF9E。此處也可以直接將-98轉(zhuǎn)換為機(jī)器碼即可得到此結(jié)果。9IEEE754單精度浮點(diǎn)格式表示的數(shù)中，最小的規(guī)格化正數(shù)是（ ）。［2018年408統(tǒng)考］A.1.0x2-126B.1.0x2-127C.1.0x2-128【解析】根據(jù)IEEE754單精度浮點(diǎn)格式可知，尾數(shù)用23位表示，當(dāng)符號為正，尾數(shù)全為0時(shí)，可表示最小正式；而階碼的取值范圍為0~255，其中0和255做特殊用途，因此階碼最小可取1，階碼由于是用移碼表示，因此1轉(zhuǎn)換為原碼為-126，因此IEEE754單精度浮點(diǎn)格式表示的數(shù)中，最小的規(guī)格化正數(shù)是1.0x2-126。10整數(shù)x的機(jī)器數(shù)為11011000，分別對x進(jìn)行邏輯右移1位和算術(shù)右移1位操作，得到的機(jī)器數(shù)是（ ）。［2018年408統(tǒng)考］A.11101100、11101100B.01101100、11101100C.11101100、01101100D.01101100、01101100【答案】B查看答案【解析】邏輯右移不考慮符號位，每右移一位，左邊進(jìn)行補(bǔ)零；而算術(shù)右移則需要考慮符號位，每右移一位，若符號位為1，則補(bǔ)1，否則補(bǔ)零。因此11011000的邏輯右移為01101100，而其算術(shù)右移為11101100，即B選項(xiàng)是正確的。11假定DRAM芯片中存儲(chǔ)陣列的行數(shù)「、列數(shù)為c,對于一個(gè)2Kx1位的DRAM芯片，為保證其地址引腳數(shù)最少，并盡量減少刷新開銷則r、c的取值分別是（ ）。［2018年408統(tǒng)考］A.2048、1B.64、32C.32、64D.1、2048【答案】C查看答案【解析】根據(jù)DRAM的結(jié)構(gòu)和原理可知，在分時(shí)復(fù)用的情況下，芯片引腳個(gè)數(shù)取決于行地址線和列地址線中的較大值，對于一個(gè)2Kx1位的DRAM芯片，總共需要11條地址線，只有當(dāng)一個(gè)取5，一個(gè)取6時(shí)可使管腳數(shù)最小，而DRAM的刷新開銷取決于行數(shù)，因此行地址線應(yīng)該為5、列地址線為6，即行數(shù)為25=32,列數(shù)為26=64。12若某計(jì)算機(jī)最復(fù)雜指令的執(zhí)行需要完成5個(gè)子功能，分別由功能部件A~E實(shí)現(xiàn)，各功能部件所需要時(shí)間分別為80ps、50ps、50ps、70Ps和50Ps，采用流水線方式執(zhí)行指令，流水段寄存器延時(shí)為20Ps,則CPU時(shí)鐘周期至少為（ ）。［2018年408統(tǒng)考］A.60psB.70psC.80psD.100Ps【答案】D查看答案【解析】計(jì)算機(jī)在一個(gè)時(shí)鐘周期內(nèi)完成A~E中的一個(gè)功能，現(xiàn)在流水段寄存器延時(shí)為20Ps，則實(shí)際上功能部件A~E所需時(shí)間依次加20Ps，即100ps、70ps、70ps、90ps、70ps。為滿足要求CPU的時(shí)鐘周期至少要大于這5個(gè)時(shí)間中的最大值，故CPU時(shí)鐘周期至少為100ps。13下列選項(xiàng)中，可提高同步總線數(shù)據(jù)傳輸率的是（ ）。［2018年408統(tǒng)考］I.增加總線寬度II,提高總線工作頻率III.支持突發(fā)傳輸W.采用地址/數(shù)據(jù)線復(fù)用A.僅I、IIB.僅I、II、IIIC.僅III、CD.I、II、D和W【答案】B查看答案【解析】地址/數(shù)據(jù)線復(fù)用并不會(huì)提高總線數(shù)據(jù)傳輸率，因?yàn)檫@樣只會(huì)減少總線數(shù)量，本質(zhì)上并沒有提高數(shù)據(jù)線的帶寬。14某計(jì)算機(jī)主存按字節(jié)編址，由4個(gè)64Mx8位的DRAM芯片采用交叉編址方式構(gòu)成并與寬度為32位的存儲(chǔ)器總線相連主存每次最多讀寫32位數(shù)據(jù)。若double型變量x的主存地址為804001AH,則讀取x需要的存儲(chǔ)周期數(shù)是（）o[2017年408統(tǒng)考]A.1B.2C.3D.4【答案】C查看答案【解析】由4個(gè)DRAM芯片采用交叉編址方式構(gòu)成主存可知主存地址最低二位表示該字節(jié)存儲(chǔ)的芯片編號。double型變量占64位，8個(gè)字節(jié)。它的主存地址804001AH最低二位是10說明它從編號為2的芯片開始存儲(chǔ)（編號從0開始）。而一個(gè)存儲(chǔ)周期可以對所有芯片各讀取一個(gè)字節(jié)，因此需要3個(gè)存儲(chǔ)周期。15下列尋址方式中，最適合按下標(biāo)”順序訪問一位數(shù)組元素的是（ ）。［2017年408統(tǒng)考］A.相對尋址B.寄存器尋址C.直接尋址D.變址尋址【答案】D查看答案【解析】由于數(shù)組的存放形式是內(nèi)存中的一塊連續(xù)存儲(chǔ)空間，在訪問數(shù)組元素時(shí)，計(jì)算機(jī)會(huì)將下標(biāo)作為空間首地址的偏移量來進(jìn)行尋址，因此與之對應(yīng)的尋址方式是變址尋址。16某計(jì)算機(jī)按字節(jié)編址，指令字長固定且只有兩種指令格式，其中三地址指令29條，二地址指令107條，每個(gè)地址字段為6位，則指令字長至少應(yīng)該是（ ）。［2017年408統(tǒng)考］A.24位B.26位C.28位D.32位【答案】A查看答案【解析】三地址有29條，因此至少需要5位操作數(shù)，同時(shí)還有18位地址字段，所以對于三地址而言最少指令長為23位；對于二地址指令，可將三地址中的前5位作為二地址的操作數(shù)使用，同時(shí)將一個(gè)6位地址數(shù)也作為地址數(shù)使用，此時(shí)二地址操作類型總數(shù)為3x64=192，符合要求，因此最少指令長為23位，而該計(jì)算機(jī)以字節(jié)編址，故應(yīng)將指令長設(shè)為24。17下列關(guān)于主存儲(chǔ)器（MM）和控制存儲(chǔ)器（CS）的敘述中，錯(cuò)誤的是（ ）。［2017年408統(tǒng)考］A.MM在CPU外，CS在CPU內(nèi)B.MM按地址訪問，CS按內(nèi)容訪問C.MM存儲(chǔ)指令和數(shù)據(jù)，CS存儲(chǔ)微指令D.MM用RAM和ROM實(shí)現(xiàn)，CS用ROM實(shí)現(xiàn)【答案】B查看答案【解析】主存儲(chǔ)器就是我們通常說的主存，在CPU外，存儲(chǔ)指令和數(shù)據(jù)，由RAM和ROM實(shí)現(xiàn)?？刂拼鎯?chǔ)器用來存放實(shí)現(xiàn)指令系統(tǒng)的所有微指令，是一種只讀型存儲(chǔ)器，機(jī)器運(yùn)行時(shí)只讀不寫，在CPU的控制器內(nèi)。CS按照微指令的地址訪問，所以B錯(cuò)誤。18下列關(guān)于指令流水線數(shù)據(jù)通路的敘述中，錯(cuò)誤的是（ ）。［2017年408統(tǒng)考］A.包含生成控制信號的控制部件B.包含算術(shù)邏輯運(yùn)算部件（ALU）C.包含通用寄存器組合取指部件D.由組合邏輯電路和時(shí)序邏輯電路組合而成【答案】A查看答案【解析】五階段流水線可分為取指IF、譯碼/取數(shù)ID、執(zhí)行EXC、存儲(chǔ)器讀MEM、寫回WriteBack。數(shù)字系統(tǒng)中，各個(gè)子系統(tǒng)通過數(shù)據(jù)總線連接形成的數(shù)據(jù)傳送路徑稱為數(shù)據(jù)通路，包括程序計(jì)數(shù)器、算術(shù)邏輯運(yùn)算部件、通用寄存器組、取指部件等等，不包括控制部件，選A。19已知某計(jì)算機(jī)為定點(diǎn)整數(shù)計(jì)算機(jī)，其中央處理機(jī)的通用寄存器為16位，若（R0）=FFF9H，則有如下結(jié)論（ ）。［北京郵電大學(xué)2017研］A.中央處理機(jī)的位數(shù)為16位；寄存器R0的真值為65529B.中央處理機(jī)的位數(shù)為16位；寄存器R0的真值為無法確定C.中央處理機(jī)的位數(shù)為16位；寄存器R0的真值為-7D.中央處理機(jī)的位數(shù)無法確定；寄存器R0的真值為-7【答案】B查看答案【解析】中央處理機(jī)中的通用寄存器位數(shù)為處理機(jī)的位數(shù)，因此是16位；由于不能確定該處理機(jī)的運(yùn)算規(guī)則，即是否采用補(bǔ)碼進(jìn)行存儲(chǔ)和計(jì)算，所以不能判斷寄存器R0中的真值。20已知IEEE754單精度浮點(diǎn)數(shù)十六進(jìn)制值為42E48000，那它的十進(jìn)制為（ ）。［北京郵電大學(xué)2017研］A.114.25B.57.125C.50.25D.28.5625【答案】A查看答案【解析】將此十六進(jìn)制表示浮點(diǎn)數(shù)表示為二進(jìn)制為01000010111001001000000000000000，其中階碼為133，換成原碼為6，所以此數(shù)為1.11001001x26=1110010.01(B),換成十進(jìn)制為114.25。21一個(gè)四體低位交叉存儲(chǔ)器，存取周期為400ns，若每個(gè)單體的存儲(chǔ)容量為1Mx32位，在下述說法中正確的是（ ）。［北京郵電大學(xué)2017研］A.在100ns內(nèi)，存儲(chǔ)器可向CPU提供128位信息B.在400ns內(nèi)，存儲(chǔ)器可向CPU提供128位信息C.該存儲(chǔ)器的容量為4MBD.該存儲(chǔ)器的容量為16Mb【答案】B查看答案【解析】由四體低位交叉存儲(chǔ)器可知，在一個(gè)存儲(chǔ)周期內(nèi)可以將每個(gè)單體存儲(chǔ)器讀取依次，故一個(gè)周期400ns可以向CPU提供4x32位信息；而該存儲(chǔ)器的容量為4x1Mx32（bit）=128Mb=16MB。22下列說法中，正確的是（ ）。［北京郵電大學(xué)2017研］A.變址尋址時(shí)，有效地址存放在主存中B.程序執(zhí)行時(shí)，指令的尋址和數(shù)據(jù)的尋址是交替進(jìn)行的C.高級語言的源程序比匯編語言的源程序小D.堆棧尋址按照先進(jìn)先出的11順序?qū)崿F(xiàn)數(shù)據(jù)的存取【答案】B查看答案【解析】A項(xiàng)，變址尋址時(shí)，有效地址存放在變址寄存器而非主存中；C項(xiàng)，匯編語言是低級語言，最接近機(jī)器語言，因此其源程序要比高級語言??；D項(xiàng)，堆棧尋址是按照先進(jìn)后出的11順序?qū)崿F(xiàn)數(shù)據(jù)的存取。23下列幾項(xiàng)中，不符合RISC指令系統(tǒng)特征的是（ ）。［北京郵電大學(xué)2017研］A.控制器多采用微程序控制方式，以期更快的設(shè)計(jì)速度B.指令格式簡單，指令書目少C.尋址方式少且簡單D.所有指令的平均執(zhí)行時(shí)間約為一個(gè)時(shí)鐘周期【答案】A查看答案【解析】RISC是一種精簡指令集的指令系統(tǒng)，一般是硬布線控制邏輯，而復(fù)雜指令系統(tǒng)（CISC）才采用微程序控制器。24下列關(guān)于機(jī)器指令與微指令關(guān)系的陳述中，正確的是（ ）。［北京郵電大學(xué)2017研］A.每條機(jī)器指令通過一條微指令解釋執(zhí)行B.每條機(jī)器指令由一段微程序解釋執(zhí)行C.每條微指令由若干條機(jī)器指令解釋執(zhí)行D.每條機(jī)器指令由若干條微程序解釋執(zhí)行【答案】B查看答案【解析】根據(jù)機(jī)器指令和微指令的關(guān)系可知，機(jī)器指令是由一段微程序解釋執(zhí)行。25某總線在一個(gè)總線周期中并行傳送8個(gè)字節(jié)的數(shù)據(jù)，總線時(shí)鐘頻率是66MHz,每個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，則總線的帶寬為（）。［北京郵電大學(xué)2017研］A.528MB/SB.132MB/SC.264MS/SD.66MB/S【答案】A查看答案【解析】總線的時(shí)鐘頻率是66MHz，所以每秒傳送的字節(jié)數(shù)為66Mx8B=528MB，即總線的帶寬為528MB/S。26馮?諾依曼計(jì)算機(jī)的特點(diǎn)是（ ）。［北京郵電大學(xué)2016研］I.采用二進(jìn)制.存儲(chǔ)程序.控制流驅(qū)動(dòng)方式W.數(shù)據(jù)流驅(qū)動(dòng)方式A.僅I、IIB.僅I、II、IC.僅I、I、WD.I、II、I、W【答案】A查看答案【解析】馮?諾依曼計(jì)算機(jī)采用指令流驅(qū)動(dòng)，并不采用數(shù)據(jù)流和控制流驅(qū)動(dòng)，所以只有I、II正確。27某8位計(jì)算機(jī)的存儲(chǔ)器按字節(jié)編址，如果某字節(jié)類型變量對應(yīng)的存儲(chǔ)器單元的值為10000010，那么我們可得出如下結(jié)論（ ）。［北京郵電大學(xué)2016研］A.無法得出結(jié)論B.這是一個(gè)補(bǔ)碼C.值為130D.這是一個(gè)負(fù)數(shù)【答案】A查看答案【解析】對于存儲(chǔ)其中的數(shù)據(jù)，既可以是指令，也可以是數(shù)據(jù)，所以，此時(shí)，對于一個(gè)單純的二進(jìn)制比特串而言，無法確定它的具體含義。28下列關(guān)于IEEE754浮點(diǎn)數(shù)格式的敘述中，正確的是（ ）。［北京郵電大學(xué)2016研］A.尾數(shù)和階碼均用原碼表示B.尾數(shù)用補(bǔ)碼表示、階碼用原碼表示C.只能表示規(guī)格化數(shù)D.可以表示規(guī)格化數(shù)和非規(guī)格化數(shù)【答案】D查看答案【解析】IEEE754的浮點(diǎn)格式既可以表示規(guī)格化數(shù)也可以表示非規(guī)格化數(shù),同時(shí)，指數(shù)部分采用移碼表示，尾數(shù)部分采用原碼表示。29一個(gè)八體低位交叉存儲(chǔ)器，每個(gè)存儲(chǔ)體的容量為256Mx4位，若每個(gè)體的存儲(chǔ)周期為80ns，那么該存儲(chǔ)器能提供的最大帶寬是（ ）。［北京郵電大學(xué)2016研］A.426.67MB/SB.800MB/SC.213.33MB/SD.400MB/S【答案】B查看答案【解析】八體交叉存儲(chǔ)器可以在一個(gè)周期內(nèi)，同時(shí)讀出64*8位數(shù)據(jù)，所以，帶寬就是800MB/S。30一個(gè)八路組相聯(lián)Cache共有64塊，主存共有8192塊，每塊64個(gè)字節(jié)，那么主存地址的標(biāo)記x，組號y和塊內(nèi)地址z分別是()。［北京郵電大學(xué)2016研］A.x=4,y=3,z=6B.x=1,y=6,z=6C.x=10,y=3,z=6D.x=7,y=6,z=6【答案】C查看答案【解析】由于每塊64個(gè)字節(jié)，所以，塊內(nèi)地址為6位，總共有8個(gè)組，所以組號為3位，而主存總共有8192塊，所以，主存的塊號為13位，而其中的3位對應(yīng)組號，所以主存地址標(biāo)記為10位。31在某計(jì)算機(jī)系統(tǒng)中，已知A為累加器，SP為堆棧指示器，Msp為SP指示的棧頂單元，如果進(jìn)棧操作的順序是(與->乂弁，(SP)+1->SP,那么出棧操作的順序應(yīng)為( )。［北京郵電大學(xué)2016研］A.(MSp)->A,(SP)-1->SPB.(MSP)->A,(SP)+1->SPC.(SP)-1->SP,(MSp)->AD.(SP)+1->SP,(MSP)->A【答案】C查看答案【解析】由進(jìn)棧操作的11順序可知，SP指示的是棧頂元素頂部的一個(gè)空單元，所以出棧操作時(shí)，需要先將SP減一，然后取出SP指示的單元，即為棧頂元素，C項(xiàng)正確。32一個(gè)具有四級流水線的浮點(diǎn)加法器中，假設(shè)四個(gè)階段的時(shí)間分別是T1=60ns、T2=50ns、T3=90ns、T4=80ns，則加法器流水線的時(shí)鐘周期至少為X；如果采用同樣的邏輯電路，但不是流水線方式，則浮點(diǎn)加法所需的時(shí)間為Y。那么X和Y是( )。［北京郵電大學(xué)2016研］A.X=70ns,Y=280nsB.X=50ns,Y=90nsC.X=90ns,Y=280nsD.X=50ns,Y=280ns【答案】C查看答案【解析】在流水線當(dāng)中，各階段的時(shí)鐘周期以最長的時(shí)鐘周期為準(zhǔn)，若不采用流水線，浮點(diǎn)加法所用時(shí)間就是各階段所用時(shí)間的加和。33在計(jì)數(shù)器定時(shí)查詢總線仲裁方式下，若每次計(jì)數(shù)從上一次計(jì)數(shù)的終止點(diǎn)開始，則( )。［北京航空航天大學(xué)2016研］A.設(shè)備號小的優(yōu)先級高B.設(shè)備號大的優(yōu)先級高C.每個(gè)設(shè)備使用總線的機(jī)會(huì)相等D.各設(shè)備使用總線的優(yōu)先級隨機(jī)【答案】C查看答案【解析】在計(jì)時(shí)器定時(shí)查詢總線仲裁方式下，中央仲裁器接受到設(shè)備請求信號后，開始計(jì)數(shù)器計(jì)數(shù)。當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請求總線的設(shè)備地址一致時(shí)，該設(shè)備將BS置“1”，獲得總線使用權(quán)。如果每次計(jì)數(shù)從上一次計(jì)數(shù)的終止點(diǎn)開始，則每個(gè)設(shè)備獲得總線使用權(quán)的機(jī)會(huì)是均等的。34下列關(guān)于PCI總線特征的表述中，不正確的是( )。［北京郵電大學(xué)2016研］A.系統(tǒng)中可以有多條PCI總線B.能實(shí)現(xiàn)即插即用C.PCI總線采用隱含的集中式總線仲裁方式D.PCI總線是一個(gè)與處理器相關(guān)的高速外圍總線【答案】D查看答案【解析】PCI總線特點(diǎn)：(1)傳輸速率高。它大大緩解了數(shù)據(jù)I/O瓶頸，使高性能CPU的功能得以充分發(fā)揮，適應(yīng)高速設(shè)備數(shù)據(jù)傳輸?shù)男枰?2)多總線共存。采用PCI總線可在一個(gè)系統(tǒng)中讓多種總線共存，容納不同速度的設(shè)備一起工作。(3)獨(dú)立于CPU。PCI總線不依附于某一具體處理器。(4)自動(dòng)識(shí)別與配置外設(shè)。用戶使用方便。(5)并行操作能力。35某存儲(chǔ)器容量為64KB，按字節(jié)編址，地址4000H~5FFFH為ROM區(qū),其余為RAM區(qū)。若采用8Kx4位的SRAM芯片進(jìn)行設(shè)計(jì)，則需要該芯片的數(shù)量是( )。［2016年408統(tǒng)考］A.7B.8C.14A.I1A.I1和I2【答案】C查看答案【解析】地址4000~5FFFH總共有2000H個(gè)地址，由于采取字節(jié)編址，故ROM容量為2x2i2x1B=8KB，故RAM容量為56KB，將8Kx4的芯片進(jìn)行位并聯(lián)，同時(shí)串聯(lián)7組，可得7x8Kx1B=56KB，即需要14個(gè)這樣的芯片。36某指令格式如下所示。OPM!D其中M為尋址方式，1為變址寄存器編號，D為形式地址。若采用先變址后間址的尋址方式，則操作數(shù)的有效地址是( )。［2016年408統(tǒng)考］A.I+DB.(I)+DC.((I)+D)D.((I))+D【答案】C查看答案【解析】變址尋址為變址寄存器加上形式地址，即(I)+D，第二次為間址尋址，故為((I)+D)。37在無轉(zhuǎn)發(fā)機(jī)制的五段基本流水線(取指、譯碼/讀寄存器、運(yùn)算、訪存、寫回寄存器)中，下列指令序列存在數(shù)據(jù)冒險(xiǎn)的指令對是( )。［2016年408統(tǒng)考］I1:addR1,R2,R3;(R2)+(R3)-R1I2:addR5,R2,R4;(R2)+(R4)-R5I3:addR4,R5,R3;(R5)+(R3)-R4I4:addR5,R2,R6;(R2)+(R6)-R5B.I2和I3C.I2和I4D.I3和I4【答案】B查看答案【解析】當(dāng)?shù)诙l指令中R5還未完成寫入操作時(shí)，而第三條指令就對R5進(jìn)行了讀操作，如此會(huì)發(fā)生數(shù)據(jù)冒險(xiǎn)。38下列關(guān)于總線設(shè)計(jì)的敘述中，錯(cuò)誤的是（ ）。［2016年408統(tǒng)考］A.并行總線傳輸比串行總線傳輸速度快B.采用信號線復(fù)用技術(shù)可減少信號線數(shù)量C.采用突發(fā)傳輸方式可提高總線數(shù)據(jù)傳輸率D.采用分離事務(wù)通信方式可提高總線利用率【答案】A查看答案【解析】高速的串行總線一般會(huì)比較低速的并行總線傳輸快。39計(jì)算機(jī)硬件能夠直接執(zhí)行的是（ ）。［2015年408統(tǒng)考］.機(jī)器語言程序.匯編語言程序.硬件描述語言程序人.僅1B.僅I、IIC.僅I、ID.I、II、I【答案】A查看答案【解析】機(jī)器語言是計(jì)算機(jī)唯一可以直接執(zhí)行的語言。匯編語言屬于低級語言，是為增強(qiáng)機(jī)器語言的可讀性和記憶性的語言，經(jīng)過匯編后才能被計(jì)算機(jī)硬件執(zhí)行。硬件描述語言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。40由3個(gè)“1”和5個(gè)“0”組成的8位二進(jìn)制補(bǔ)碼，能表示的最小整數(shù)是（ ）。［2015年408統(tǒng)考］-126B.-125C.-32D.-3【答案】B查看答案【解析】能表示的最小整數(shù)一定是負(fù)數(shù)，符號位占用1個(gè)“1”；負(fù)數(shù)的補(bǔ)碼和原碼的轉(zhuǎn)化是：原碼符號位不變，數(shù)值部分按位取反，末位加“1”。因此最小的整數(shù)的補(bǔ)碼是“10000011”，原碼為“11111101”，即-12510。41下列有關(guān)浮點(diǎn)數(shù)加減運(yùn)算的敘述中，正確的是（ ）。［2015年408統(tǒng)考］.對階操作不會(huì)引起階碼上溢或下溢.右規(guī)和尾數(shù)舍入都可能引起階碼上溢.左規(guī)時(shí)可能引起階碼下溢W.尾數(shù)溢出時(shí)結(jié)果不一定溢出A.11、II、II、WI、I、WD.I、II、I、W【答案】D查看答案【解析】浮點(diǎn)數(shù)的加減運(yùn)算步驟包括：①對階，使兩個(gè)操作數(shù)的小數(shù)點(diǎn)位置對齊，階碼小的尾數(shù)右移，可能產(chǎn)生溢出，但是階碼不會(huì)溢出；②尾數(shù)求和，將對階后的尾數(shù)按定點(diǎn)數(shù)加（減）運(yùn)算規(guī)則運(yùn)算；③規(guī)格化，包括左規(guī)和右規(guī)，左規(guī)時(shí)階碼減少，可能出現(xiàn)階碼下溢，而右規(guī)時(shí)，階碼增加可能出現(xiàn)階碼上溢；④舍入，該過程可能需要右規(guī)調(diào)整，因此可能出現(xiàn)階碼上溢；⑤溢出判斷，浮點(diǎn)數(shù)的溢出與否是由階碼的符號決定的，而不是由尾數(shù)溢出判斷的，因此尾數(shù)溢出時(shí)結(jié)果不一定溢出。因此I、II、III、W均正確。42假定主存地址為32位，按字節(jié)編址，主存和Cache之間采用直接映射方式，主存塊大小為4個(gè)字，每字32位，采用回寫（WriteBack）方式，則能存放4K字?jǐn)?shù)據(jù)的Cache的總?cè)萘康奈粩?shù)至少是（ ）。［2015年408統(tǒng)考］A.146KB.147KC.148KD.158K【答案】C查看答案【解析】Cache和主存直接映射方式的規(guī)則為：主存儲(chǔ)器分為若干區(qū)，每個(gè)區(qū)與緩存容量相同；每個(gè)區(qū)分為若干數(shù)據(jù)塊，每個(gè)塊和緩存塊容量相同；主存中某塊只能映射到Cache的一個(gè)特定的塊中。本題中，Cache總共存放4K字?jǐn)?shù)據(jù)，塊大小為4個(gè)字，因此Cache被分為4K/4=1K個(gè)塊，由10位表示。塊內(nèi)共16字節(jié)，所以由4位表示，于是標(biāo)記位為32-10-4=18位。每一個(gè)Cache行必然有一個(gè)有效位，占1bit；同時(shí)，因?yàn)椴捎没貙懛绞?，每一行還必須有一個(gè)臟位。所以，Cache的每一行需要包含所存的數(shù)據(jù)4個(gè)字，每個(gè)字32位，18位標(biāo)記位，一個(gè)有效位和一個(gè)臟位，因此總?cè)萘繛椋?4*32+18+1+1)*1K=148K。43假定編譯器將賦值語句“x=x+3;"轉(zhuǎn)換為指令"addxaddt,3"，其中xaddt是x對應(yīng)的存儲(chǔ)單元地址，若執(zhí)行該指令的計(jì)算機(jī)采用頁式虛擬存儲(chǔ)管理方式，并配有相應(yīng)的TLB，且Cache使用直寫(WriteThrough)方式，則完成該指令功能需要訪問主存的次數(shù)至少是( )。［2015年408統(tǒng)考］A.0B.1C.2D.3【答案】C查看答案【解析】采用頁式虛擬存儲(chǔ)管理方式時(shí)，若頁表全部放在內(nèi)存中，則存取一個(gè)數(shù)據(jù)最少要訪問兩次內(nèi)存：第一次是訪問頁表，得到所存取的數(shù)據(jù)或指令的物理地址；第二次根據(jù)該地址存取數(shù)據(jù)或指令。在配有TLB的頁式虛擬管理方式中，如果給出的地址在TLB中，則直接根據(jù)該地址取數(shù)據(jù)或指令，僅需要一次訪問內(nèi)存。Cache使用直寫方式時(shí)，計(jì)算完需要將數(shù)據(jù)寫回到內(nèi)存中，因此完成整個(gè)指令功能至少需要訪問主存2次。44下列存儲(chǔ)器中，在工作期間需要周期性刷新的是( )。［2015年408統(tǒng)考］A.SRAMB.SDRAMC.ROMD.FLASH【答案】【答案】C查看答案【答案】B查看答案【解析】動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）是利用存儲(chǔ)元電路中柵極電容上的電荷來存儲(chǔ)信息的，電容上的電荷一般只能維持1~2ms，因此即使電源不掉電，信息也會(huì)自動(dòng)消失。為此，每隔一定時(shí)間必須刷新。45某計(jì)算機(jī)使用4體交叉存儲(chǔ)器，假定在存儲(chǔ)器總線上出現(xiàn)的主存地址（十進(jìn)制）序列為8005，8006，8007，8008，8001，8002，8003，8004，8000，則可能發(fā)生發(fā)生緩存沖突的地址對是（）。［2015年408統(tǒng)考］A.8004、8008B.8002、8007C.8001、8008D.8000、8004【答案】D查看答案【解析】交叉存儲(chǔ)器，又稱低位交叉編址，即低位地址為體號，高位地址為體內(nèi)地址。本題中，主存地址對應(yīng)的體號分別是：1,2,3,4,1,2,3,4,4。地址為8004和8000都是存取的四號儲(chǔ)存器，可能導(dǎo)致8004存儲(chǔ)還未完成而又存取8000地址，因此可能發(fā)生緩存沖突。46下列有關(guān)總線定時(shí)的敘述中，錯(cuò)誤的是（ ）。［2015年408統(tǒng)考］A.異步通信方式中，全互鎖協(xié)議最慢B.異步通信方式中，非互鎖協(xié)議的可靠性最差C,同步通信方式中，同步時(shí)鐘信號可由多設(shè)備提供D,半同步通信方式中，握手信號的采樣由同步時(shí)鐘控制【解析】A項(xiàng)正確，異步通信方式中，全互鎖協(xié)議最慢，主從模塊都需要等待確認(rèn)后才能撤銷其信號；B項(xiàng)正確，異步通信方式中，非互鎖協(xié)議沒有相互確認(rèn)機(jī)制，因此可靠性最差；C項(xiàng)錯(cuò)誤，同步通信要遵循統(tǒng)一的時(shí)鐘信號，不能由多設(shè)備提供；D項(xiàng)正確，半同步通信方式中，握手信號的采樣由同步時(shí)鐘控制。47若磁盤轉(zhuǎn)速為7200轉(zhuǎn)/分，平均尋道時(shí)間為8ms，每個(gè)磁道包含1000個(gè)扇區(qū)，則訪問一個(gè)扇區(qū)的平均存取時(shí)間大約是（ ）。［2015年408統(tǒng)考］A.8.1msB.12.2msC.16.3msD.20.5ms【答案】B查看答案【解析】磁盤的平均尋址時(shí)間包括平均尋道時(shí)間和平均等待時(shí)間。平均尋道時(shí)間為8ms，平均等待時(shí)間與磁盤轉(zhuǎn)速有關(guān)，為［60s/7200］*0.5a4.165ms。磁盤的存取一個(gè)扇區(qū)的時(shí)間為60s/（7200*1000）a0.0083ms。因此總的時(shí)間為：8+4.165+0.0083=12.1733ms。48至今為止，計(jì)算機(jī)中的所有信息仍以二進(jìn)制方式表示的理由是（ ）。［北京科技大學(xué)2014研］A.節(jié)約元件B.運(yùn)算速度快C.物理器件的性能決定D.信息處理方便【解析】計(jì)算機(jī)是信息處理的工具。不論是數(shù)字、文字、聲音、圖畫，還是其他類型的信息，他們都必須轉(zhuǎn)換成二進(jìn)制形式表示以后，才能由計(jì)算機(jī)進(jìn)行計(jì)算、處理、存儲(chǔ)和傳輸，這是由它的物理器件性能所決定的。49一個(gè)8位的二進(jìn)制整數(shù)，若采用補(bǔ)碼表示，且由3個(gè)“1”和5個(gè)“0”組成，則最小值為（ ）。［北京科技大學(xué)2014研］A.-127B.-32C.-125D.-3【答案】C查看答案【解析】補(bǔ)碼表示的負(fù)數(shù)最小值是10000011真值為11111101即-125。50下列數(shù)中最大的數(shù)是（ ）。［北京科技大學(xué)2014研］A.（10011001）2B.（227）88J98）第D?（152）10【答案】A查看答案【解析】比較大小，一般是要轉(zhuǎn)成十進(jìn)制進(jìn)行比較，A項(xiàng)的十進(jìn)制為153;B項(xiàng)的十進(jìn)制為151;C項(xiàng)的十進(jìn)制為152;D項(xiàng)的十進(jìn)制為152。51假定下列字符碼中有奇偶校驗(yàn)位，但沒有數(shù)據(jù)錯(cuò)誤，采用偶校驗(yàn)的字符碼是（ ）。［北京科技大學(xué)2014研］A.11001011B.11010110C.11001001D.11000001【答案】C查看答案【解析】沒有數(shù)據(jù)錯(cuò)誤說明采用偶校驗(yàn)后字符碼中1的個(gè)數(shù)是偶數(shù)。52在定點(diǎn)數(shù)運(yùn)算中產(chǎn)生溢出的原因是（ ）。［北京科技大學(xué)2014研］A.運(yùn)算過程中最高位產(chǎn)生了進(jìn)位或借位B.參加運(yùn)算的操作數(shù)超出了機(jī)器表示的范圍C.寄存器的位數(shù)太少，不得不舍棄最低有效位D.運(yùn)算的結(jié)果超出了機(jī)器的表示范圍【答案】D查看答案【解析】定點(diǎn)數(shù)產(chǎn)生溢出是由于運(yùn)算結(jié)果超出了機(jī)器的表示范圍。53計(jì)算機(jī)的存儲(chǔ)器采用分級方式是為了（ ）。［北京科技大學(xué)2014研］A.減少主機(jī)箱的體積B.解決容量、速度、價(jià)格三者之間的矛盾C.存儲(chǔ)大量數(shù)據(jù)方便D.操作方便【答案】B查看答案【解析】Cache和內(nèi)存、硬盤，速度高的造價(jià)也高，而且容量也小。所以得兼顧。54四片74181和1片74812器件相配合，具有如下進(jìn)位傳遞功能（ ）。［北京科技大學(xué)2014研］A.串行進(jìn)位B.組內(nèi)先行進(jìn)位，組間先行進(jìn)位C.組內(nèi)先行進(jìn)位，組間串行進(jìn)位D.組內(nèi)串行進(jìn)位，組間先行進(jìn)位【答案】B查看答案【解析】74181ALU設(shè)置了P和G兩個(gè)本組先行進(jìn)位輸出端。如果將四片74181的P，G輸出端送入到74182并行進(jìn)位部件（CLA），又可實(shí)現(xiàn)第二級的并行進(jìn)位，即組與組之間的并行進(jìn)位。55某計(jì)算機(jī)字長32位，存儲(chǔ)容量為4MB，若按半字編址，它的尋址范圍是（ ）。［北京科技大學(xué)2014研］A.4MB.3MC.2MD.1M【答案】C查看答案【解析】字長32位，半字即16位，存儲(chǔ)容量4MB，故尋址范圍為4MB/16bit=4Mx8bit/16bit=2M。56指令系統(tǒng)采用不同尋址方式的目的是（ ）。［北京科技大學(xué)2014研］A.實(shí)現(xiàn)存貯程序和程序控制B.縮短指令長度，擴(kuò)大尋址空間，提高編程靈活性C.可直接訪問外存D.提供擴(kuò)展操作碼的可能并降低指令譯碼的難度【答案】B查看答案【解析】指令系統(tǒng)采用不同尋址方式的目的是：（1）縮短指令長度；（2）擴(kuò)大尋址空間；（3）提高編程的靈活性。57單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)常需采用（ ）。［北京科技大學(xué)2014研］A.堆棧尋址方式B.立即尋址方式C.隱含尋址方式D.間接尋址方式【答案】C查看答案【解析】單地址指令固定使用某個(gè)寄存器存放第二操作數(shù)和操作結(jié)果，在指令中隱含其地址，需要用隱含尋址方式。58算術(shù)右移指令執(zhí)行的操作是（ ）。［北京科技大學(xué)2014研］A.符號位填0，并順次右移1位，最低位移至進(jìn)位標(biāo)志位B.符號位不變，并順次右移1位，最低位移至進(jìn)位標(biāo)志位C.進(jìn)位標(biāo)志位移至符號位，順次右移1位，最低位移至進(jìn)位標(biāo)志位D.符號位填1，并順次右移1位，最低位移至進(jìn)位標(biāo)志位【答案】B查看答案【解析】在CPU執(zhí)行算術(shù)右移指令時(shí)，均采用操作數(shù)的符號位保持不變，各位順次右移1位，最低位移至進(jìn)位標(biāo)志位中的操作。59微程序控制器中，機(jī)器指令與微指令的關(guān)系是（ ）。［北京科技大學(xué)2014研］A.每一條機(jī)器指令由一條微指令來執(zhí)行B.每一條機(jī)器指令由一段微指令編寫的微程序來解釋執(zhí)行C.每一條機(jī)器指令組成的程序可由一條微指令來執(zhí)行D.一條微指令由若干條機(jī)器指令組成【答案】B查看答案【解析】微程序控制器中，機(jī)器指令、微指令與微程序的關(guān)系是：一條機(jī)器指令對應(yīng)一段微程序，這段微程序由若干條微指令構(gòu)成。60從控制存儲(chǔ)器中讀取一條微指令并執(zhí)行相應(yīng)操作的時(shí)間叫（ ）。［北京科技大學(xué)2014研］A.CPU周期B.微周期C.時(shí)鐘周期D.機(jī)器周期【答案】B查看答案【解析】微周期是指計(jì)算機(jī)執(zhí)行一條微指令所需要的時(shí)間，也就是從控制存儲(chǔ)器中讀取一條微指令并執(zhí)行相應(yīng)操作的時(shí)間。A項(xiàng)，CPU周期是指完成一次CPU操作需要的時(shí)間；C項(xiàng)，時(shí)鐘周期是指由計(jì)算機(jī)內(nèi)部的時(shí)鐘發(fā)生器所產(chǎn)生的時(shí)鐘信號的周期時(shí)間，它是所有時(shí)間單位中周期最小的機(jī)器周期；D項(xiàng)，機(jī)器周期是指指令執(zhí)行中每一步操作所需的時(shí)間，一般以CPU中完成一個(gè)運(yùn)算操作所需時(shí)間作為機(jī)器周期的基本時(shí)間。AA.乂＜丫且符號相同A.8.4A.8.4秒61某計(jì)算機(jī)的控制器采用微程序控制方式，微指令中的操作控制字段采用分段直接編碼法，共有26個(gè)微命令，構(gòu)成4個(gè)互斥類，分別包含3、5、12和6個(gè)微命令，則操作控制字段至少有（ ）位。［北京科技大學(xué)2014研］A.4B.12C.15D.26【答案】B查看答案【解析】操作控制字段采用字段直接編碼法，要表示26個(gè)微命令，構(gòu)成4個(gè)互斥類，那么控制字段至少要12位。62周期挪用方式常用于（ ）方式的輸入/輸出中。［北京科技大學(xué)2014研］A.DMAB.中斷C.程序傳送D.通道【答案】A查看答案【解析】DMA控制器對主存儲(chǔ)器存取數(shù)據(jù)常采用周期挪用方式，即是在中央處理器執(zhí)行程序期間DMA控制器為存取數(shù)據(jù)，強(qiáng)行插入使用主存儲(chǔ)器若干周期。63程序P在機(jī)器M上的執(zhí)行時(shí)間是20秒，編譯優(yōu)化后，P執(zhí)行的指令數(shù)減少到原來的70%，而CPI增加到原來的1.2倍，則P在M上的執(zhí)行時(shí)間是（）。［2014年408統(tǒng)考］B.11.7秒14秒D.16.8秒【答案】D查看答案【解析】不妨設(shè)原來指令條數(shù)為x，那么原CPI就為20/x，經(jīng)過編譯優(yōu)化后，指令條數(shù)減少到原來的70%，即指令條數(shù)為0.7x，而CPI增加到原來的1.2倍，即24/x，那么現(xiàn)在P在M上的執(zhí)行時(shí)間就為指令條數(shù)*CPI=0.7x*24/x=24*0.7=16.8秒。64若x=103,y=-25，則下列表達(dá)式采用8位定點(diǎn)補(bǔ)碼運(yùn)算實(shí)現(xiàn)時(shí)，會(huì)發(fā)生溢出的是( )。［2014年408統(tǒng)考］A.x+yB.-x+yC.x-yD.-x-y【答案】C查看答案【解析】8位定點(diǎn)補(bǔ)碼能表示的數(shù)的范圍為：-128~127。A結(jié)果為78,B結(jié)果為-128,D結(jié)果為-78都在此范圍內(nèi)，只有C結(jié)果128超過了8位定點(diǎn)補(bǔ)碼能表示的數(shù)的范圍，會(huì)發(fā)生溢出。65float型整數(shù)據(jù)常用IEEE754單精度浮點(diǎn)格式表示，假設(shè)兩個(gè)float型變量x和y分別在32為寄存器f1和f2中，若(f1)=CC900000H,(f2)=B0C00000H，則x和y之間的關(guān)系為：( )。［2014年408統(tǒng)考］AA.減低Cache的缺失損失B.x<y且符號不同C.x>y且符號相同D.x>y且符號不同【答案】A查看答案【解析】兩個(gè)數(shù)對應(yīng)的IEEE754的標(biāo)準(zhǔn)形式為：浮立教s階碼尾瓠fli100110010010000000000000000-0000ni0110OflOl1000000000000000000-0000將IEEE754單精度形式的二進(jìn)制轉(zhuǎn)化為浮點(diǎn)數(shù)公式為V=（-1）As*2NE-Bias）*M由于fl,f2的符號位都是1,所以f1,f2符號相同，而階碼上f1>f2,所以f1>f2,所以fl的絕對值比f2大，而他們都是負(fù)數(shù)，所以f1<f2，所以選A。66某容量為256M的存儲(chǔ)器，由若干4Mx8位的DRAM芯片構(gòu)成，該DRAM芯片的地址弓I腳和數(shù)據(jù)弓I腳總數(shù)是：（ ）。［2014年408統(tǒng)考］A.19B.22C.30D.36【答案】A查看答案【解析】DRAM地址線復(fù)用，4M為2的22次方，因此除2為11根，數(shù)據(jù)線8根。因此地址引腳和數(shù)據(jù)引腳總數(shù)為19根；此題需要注意的是DRAM是采用傳兩次地址的策略的，所以地址線為正常的一半。67采用指令Cache與數(shù)據(jù)Cache分離的主要目的是（ ）o［2014年408統(tǒng)考］B.提高Cache的命中率C.減低CPU平均訪問時(shí)間D.減少指令流水線資源沖突【答案】D查看答案【解析】把指令Cache與數(shù)據(jù)Cache分離后，取指和取數(shù)分別到不同的Cache中尋找，那么指令流水線中取指部分和取數(shù)部分就可以很好的避免沖突，即減少了指令流水線的沖突。68某計(jì)算機(jī)有16個(gè)通用寄存器，采用32位定長指令字操作碼字段（含尋址方式位）為8位，Store指令的源操作數(shù)和目的操作數(shù)分別采用寄存器直接尋址和基址尋址方式，若基址寄存器可使用任一通用寄存器，且偏移量用補(bǔ)碼表示，則Store指令中偏移量的取值范圍是（ ）。［2014年408統(tǒng)考］A.-32768~+32767B.-32767~+32768C.-65536~+65535-65535~+65536【答案】A查看答案【解析】寄存器個(gè)數(shù)16=24，因此源（目的）地址寄存器需要4位二進(jìn)制表示，偏移量有32-8-4-4=16位。指令編址方式如下所示：操作鵑源地址寄存器目為地址基址寄存翡偏移量8441616位補(bǔ)碼取值范圍為-32768~+32767,所以偏移量取值范圍為-32768~+32767。69某計(jì)算機(jī)采用微程序控制器，共有32條指令，公共的取指令微程序包含2條微程序，各指令對應(yīng)的微程序平均由4條微指令組成，采用斷定法（下址字段法）確定下條微指令的地址，則微指令中下址字段的位數(shù)至少是：（）。［2014年408統(tǒng)考］A.5B.6C.8D.9【答案】C查看答案【解析】32x4+2=130,27=128<130<28=256，所以至少需要8位才能表示完130個(gè)地址。70某同步總線采用數(shù)據(jù)線和地址線復(fù)用方式。其中地址數(shù)據(jù)線有8根，總線時(shí)鐘頻率為66MHZ,每個(gè)時(shí)鐘同期傳送兩次數(shù)據(jù)。（上升沿和下降沿各傳送一次數(shù)據(jù)）該總線的最大數(shù)據(jù)傳輸率是（總線帶寬）：（ ）。［2014年408統(tǒng)考］A.132MB/SB.264MB/SC.528MB/SD.1056MB/S【答案】C查看答案【解析】總線帶寬二總線工作頻率x（總線寬度/8）,數(shù)據(jù)線有32根也就是一次可以傳送32bit/8=4B的數(shù)據(jù)，66MHz意味著有66M個(gè)時(shí)鐘周期。由于地址線與數(shù)據(jù)線復(fù)用，可知總線每秒傳送的最大數(shù)據(jù)量為66Mx2x4B=528MB，那么總線帶寬為528MB/S所以選C。71一次總線事物中，主設(shè)備只需給出一個(gè)首地址，從設(shè)備就能從首地址開始的若干連續(xù)單元格讀出或?qū)懭氲膫€(gè)數(shù)，這種總線事務(wù)方式稱為（）。［2014年408統(tǒng)考］A.并行傳輸B.串行傳輸C.突發(fā)D.同步【答案】C查看答案【解析】猝發(fā)數(shù)據(jù)傳輸方式：在一個(gè)總線周期內(nèi)傳輸存儲(chǔ)地址連續(xù)的多個(gè)數(shù)據(jù)字的總線傳輸方式，即一次傳輸一個(gè)地址和一批存儲(chǔ)地址連續(xù)的數(shù)據(jù)。72下列有關(guān)I/O接口的敘述中錯(cuò)誤的是：（ ）。［2014年408統(tǒng)考］A.狀態(tài)端口和控制端口可以合用同一寄存器B.I/O接口中CPU可訪問寄存器，稱為I/O端口C.采用獨(dú)立編址方式時(shí)，I/O端口地址和