譯碼器與編碼器

譯碼器與編碼器第一頁，共四十六頁，編輯于2023年，星期三&&&&A1A02-4線譯碼器74LS139的內(nèi)部線路輸入控制端輸出第二頁，共四十六頁，編輯于2023年，星期三74LS139的功能表“–”表示低電平有效。第三頁，共四十六頁，編輯于2023年，星期三74LS139管腳圖一片139種含兩個2-4譯碼器第四頁，共四十六頁，編輯于2023年，星期三3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號第五頁，共四十六頁，編輯于2023年，星期三邏輯表達式邏輯圖電路特點：與門組成的陣列第六頁，共四十六頁，編輯于2023年，星期三集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。第七頁，共四十六頁，編輯于2023年，星期三真值表輸入：自然二進制碼輸出：低電平有效第八頁，共四十六頁，編輯于2023年，星期三74LS138的級聯(lián)第九頁，共四十六頁，編輯于2023年，星期三二、二－十進制顯示譯碼器二---十進制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件。bcdefga第十頁，共四十六頁，編輯于2023年，星期三按內(nèi)部連接方式不同，七段數(shù)字顯示器分為

共陽極和共陰極第十一頁，共四十六頁，編輯于2023年，星期三abcdfgabcdefg111111001100001101101e七段顯示器件的工作原理：第十二頁，共四十六頁，編輯于2023年，星期三顯示譯碼器：11474LS49BCBIDAeabcdfgUccGND74LS49的管腳圖消隱控制端第十三頁，共四十六頁，編輯于2023年，星期三74LS49的功能表（簡表）輸入輸出顯示DABIag10XXXX0000000消隱8421碼譯碼顯示字型完整的功能表請參考網(wǎng)絡資源。第十四頁，共四十六頁，編輯于2023年，星期三74LS49與七段顯示器件的連接：74LS49是集電極開路，必須接上拉電阻bfacdegbfacdegBIDCBA+5V+5V第十五頁，共四十六頁，編輯于2023年，星期三2.5.2編碼器所謂編碼就是賦予選定的一系列二進制代碼以固定的含義。n個二進制代碼（n位二進制數(shù)）有2n種不同的組合，可以表示2n個信號。一、二進制編碼器二進制編碼器的作用：將一系列信號狀態(tài)編制成二進制代碼。第十六頁，共四十六頁，編輯于2023年，星期三例：用與非門組成三位二進制編碼器。---八線-三線編碼器設八個輸入端為I0I7，八種狀態(tài)，與之對應的輸出設為A0、A1、A2，共三位二進制數(shù)。設計編碼器的過程與設計一般的組合邏輯電路相同，首先要列出狀態(tài)表（即真值表），然后寫出邏輯表達式并進行化簡，最后畫出邏輯圖。第十七頁，共四十六頁，編輯于2023年，星期三

3位二進制編碼器有8個輸入端，3個輸出端，所以常稱為8線—3線編碼器，其功能真值表見下表：（輸入為高電平有效，即是輸入用原變量表示）第十八頁，共四十六頁，編輯于2023年，星期三

由真值表寫出各輸出的邏輯表達式為：

用門電路實現(xiàn)邏輯電路：第十九頁，共四十六頁，編輯于2023年，星期三二、二---十進制編碼器二---十進制編碼器的作用：將十個狀態(tài)（對應于十進制的十個代碼）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0I9輸出：F3

F0列出狀態(tài)表如下：第二十頁，共四十六頁，編輯于2023年，星期三狀態(tài)表第二十一頁，共四十六頁，編輯于2023年，星期三在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表三、3位二進制優(yōu)先編碼器第二十二頁，共四十六頁，編輯于2023年，星期三邏輯表達式第二十三頁，共四十六頁，編輯于2023年，星期三邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。第二十四頁，共四十六頁，編輯于2023年，星期三集成3位二進制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。YEX＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148第二十五頁，共四十六頁，編輯于2023年，星期三集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第二十六頁，共四十六頁，編輯于2023年，星期三集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器第二十七頁，共四十六頁，編輯于2023年，星期三用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。2.6.1數(shù)值比較器設A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。一、1位數(shù)值比較器第二十八頁，共四十六頁，編輯于2023年，星期三邏輯表達式邏輯圖第二十九頁，共四十六頁，編輯于2023年，星期三二、4位數(shù)值比較器第三十頁，共四十六頁，編輯于2023年，星期三真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個低位數(shù)，設置低位數(shù)比較結果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結果。第三十一頁，共四十六頁，編輯于2023年，星期三邏輯圖第三十二頁，共四十六頁，編輯于2023年，星期三三、比較器的級聯(lián)集成數(shù)值比較器第三十三頁，共四十六頁，編輯于2023年，星期三串聯(lián)擴展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預先分別預置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預先預置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預先預置為0、1。第三十四頁，共四十六頁，編輯于2023年，星期三并聯(lián)擴展第三十五頁，共四十六頁，編輯于2023年，星期三11011001+舉例：A=1101,B=1001，計算A+B。011010011加法運算的基本規(guī)則：(1)逢二進一。(2)最低位是兩個數(shù)最低位的疊加，不需考慮進位。(3)其余各位都是三個數(shù)相加，包括加數(shù)被、加數(shù)和低位來的進位。(4)任何位相加都產(chǎn)生兩個結果：本位和、向高位的進位。用半加器實現(xiàn)用全加器實現(xiàn)2.6.2加法器第三十六頁，共四十六頁，編輯于2023年，星期三一、半加器半加運算不考慮從低位來的進位。設：A---加數(shù)；B---被加數(shù)；S---本位和；C---進位。真值表第三十七頁，共四十六頁，編輯于2023年，星期三邏輯圖半加器ABCS邏輯符號=1&ABSC第三十八頁，共四十六頁，編輯于2023年，星期三二、全加器：an---加數(shù)；bn---被加數(shù)；cn-1---低位的進位；sn---本位和；cn---進位。真值表第三十九頁，共四十六頁，編輯于2023年，星期三半加和：所以，全加和：anbncn-1sncn全加器邏輯圖邏輯符號半加器半加器1anbncn-1sncns's'c'c'第四十頁，共四十六頁，編輯于2023年，星期三

全加器SN74LS183的管腳圖114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND第四十一頁，共四十六頁，編輯于2023年，星期三例：多位數(shù)加法器4位串行進位加法器第四十二頁，共四十六頁，編輯于2023年，星期三并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進位表達式和表達式4位超前進位加法器遞推公式第四十三頁，共四十六頁，編輯于2023年，星期三超前進位發(fā)生器第四十四頁，共四十六頁，編輯于2023年，星期三加法器的級連集