第四章組合邏輯

第四章組合邏輯第一頁，共一百二十二頁，編輯于2023年，星期五主要內(nèi)容：組合邏輯電路的分析和設(shè)計(jì)方法；半加器、全加器、編碼器、譯碼器、數(shù)據(jù)選擇器及數(shù)值比較器等；組合邏輯電路中的競爭冒險(xiǎn)現(xiàn)象第二頁，共一百二十二頁，編輯于2023年，星期五

4.2.1組合邏輯電路的分析組合邏輯電路的分析是根據(jù)給定的邏輯電路進(jìn)行邏輯解析，找出其輸出信號和輸入信號之間的邏輯關(guān)系，從而確定電路的邏輯功能。分析過程一般包含4個(gè)步驟：4.2組合邏輯電路的分析和設(shè)計(jì)第三頁，共一百二十二頁，編輯于2023年，星期五邏輯圖邏輯表達(dá)式1最簡與或表達(dá)式化簡2從輸入到輸出逐級寫出12第四頁，共一百二十二頁，編輯于2023年，星期五最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4第五頁，共一百二十二頁，編輯于2023年，星期五邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式第六頁，共一百二十二頁，編輯于2023年，星期五真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Ｙ=1；A、B全為1時(shí)，Ｙ=0。所以Ｙ和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能第七頁，共一百二十二頁，編輯于2023年，星期五[例]：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量P。第八頁，共一百二十二頁，編輯于2023年，星期五（2）化簡與變換：（3）由表達(dá)式列出真值表。（4）分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。第九頁，共一百二十二頁，編輯于2023年，星期五[例]：說明下圖所示邏輯電路的功能。解：（1）寫出輸出端的邏輯表達(dá)式：第十頁，共一百二十二頁，編輯于2023年，星期五（2）此式已不能在化簡。（3）列出真值表。ABCL00000011010101101001101011001111（4）邏輯功能分析：由真值表可知，當(dāng)輸入變量A、B、C中有一個(gè)或三個(gè)同時(shí)為1時(shí)，輸出為1，否則輸出為0。即同時(shí)輸入奇數(shù)個(gè)1時(shí)，輸出為1，因此該電路的邏輯功能為三位奇數(shù)檢驗(yàn)器，也叫奇偶較驗(yàn)器，判奇電路。第十一頁，共一百二十二頁，編輯于2023年，星期五4.2.2組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)，就是根據(jù)邏輯要求畫出邏輯電路圖的過程。因此組合邏輯電路的設(shè)計(jì)步驟與組合邏輯電路的分析步驟相反。設(shè)計(jì)過程一般包含4個(gè)步驟：第十二頁，共一百二十二頁，編輯于2023年，星期五真值表電路功能描述例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1第十三頁，共一百二十二頁，編輯于2023年，星期五2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)第十四頁，共一百二十二頁，編輯于2023年，星期五真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Ｙ，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式第十五頁，共一百二十二頁，編輯于2023年，星期五3卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56第十六頁，共一百二十二頁，編輯于2023年，星期五解：（1）列真值表：例：設(shè)計(jì)一個(gè)電話機(jī)信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號，通過排隊(duì)電路分別從F0、F1、F2輸出，在同一時(shí)間只能有一個(gè)信號通過。如果同時(shí)有兩個(gè)以上信號出現(xiàn)時(shí)，應(yīng)首先接通火警信號，其次為盜警信號，最后是日常業(yè)務(wù)信號。試按照上述輕重緩急設(shè)計(jì)該信號控制電路。要求用集成門電路7400（每片含4個(gè)2輸入端與非門）實(shí)現(xiàn)。

第十七頁，共一百二十二頁，編輯于2023年，星期五（2）由真值表寫出各輸出的邏輯表達(dá)式：

（3）根據(jù)要求，將上式轉(zhuǎn)換為與非表達(dá)式：

（4）畫出邏輯圖。第十八頁，共一百二十二頁，編輯于2023年，星期五例：設(shè)計(jì)一個(gè)將余3碼變換成8421BCD碼的組合邏輯電路。解：（1）根據(jù)題目要求，列出真值表：第十九頁，共一百二十二頁，編輯于2023年，星期五（2）用卡諾圖進(jìn)行化簡。（注意利用無關(guān)項(xiàng)）第二十頁，共一百二十二頁，編輯于2023年，星期五（3）由邏輯表達(dá)式畫出邏輯圖。第二十一頁，共一百二十二頁，編輯于2023年，星期五

多輸出函數(shù)電路是一種同一組輸入變量下具有多個(gè)輸出的邏輯電路，組合電路有m(m>=2)個(gè)輸出。設(shè)計(jì)多輸出電路的特殊問題是確定各輸出函數(shù)的公用項(xiàng)，以使整個(gè)電路為最簡，而不片面追求每個(gè)輸出函數(shù)為最簡。多輸出函數(shù)的公用項(xiàng)可通過卡諾圖法求得。多輸出電路是一個(gè)整體，雖然從“局部”的觀點(diǎn)看，每個(gè)單輸出電路是最簡的，但從“全局”來看，多輸出電路并不是最簡的。第二十二頁，共一百二十二頁，編輯于2023年，星期五用與非門實(shí)現(xiàn)下列多輸出函數(shù)：

F1=∑（1，3，4，5，7）

F2=∑（3，4，7）解

如果將F1、F2看作兩個(gè)孤立的函數(shù)，并假定輸入提供原、反變量，用卡諾圖分別化簡這兩個(gè)函數(shù)，可得

如果從全局考慮F1、F2的各組成項(xiàng)，盡量使它們具有公有項(xiàng)而又不改變邏輯等價(jià)性，則有：按此表達(dá)式所得的邏輯圖少了一個(gè)門。盡管F1已不是最簡表達(dá)式，但由于F1和F2有公有項(xiàng)，整個(gè)電路反而簡單了。BCA000111100111111111第二十三頁，共一百二十二頁，編輯于2023年，星期五4.3常用組合邏輯電路1.加法器——實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算

能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加，不考慮低位進(jìn)位而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位4.3.1算術(shù)運(yùn)算電路1001+110110110半加器第二十四頁，共一百二十二頁，編輯于2023年，星期五全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。第二十五頁，共一百二十二頁，編輯于2023年，星期五第二十六頁，共一百二十二頁，編輯于2023年，星期五2.多位數(shù)加法器1）4位串行進(jìn)位加法器實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。第二十七頁，共一百二十二頁，編輯于2023年，星期五所謂超前進(jìn)位,是指電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí),通過快速進(jìn)位電路同時(shí)產(chǎn)生除最低位全加器的其余所有全加器的進(jìn)位信號,從而消除了串行進(jìn)位加法器逐位傳遞進(jìn)位信號的時(shí)間,提高了加法器的運(yùn)算速度AAAABBBBCISSSSCO111222333444∑左圖為4位超前進(jìn)位加法器CT74LS283的邏輯符號.A1~A4和B1~B4為兩組4位二進(jìn)制數(shù)的輸入端,S1~S4為加法器和數(shù)輸出端,CI為相鄰低位進(jìn)位輸入端,CO為進(jìn)位輸出端2）、并行進(jìn)位加法器（超前進(jìn)位加法器）第二十八頁，共一百二十二頁，編輯于2023年，星期五邏輯功能示意圖8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼第二十九頁，共一百二十二頁，編輯于2023年，星期五

4.3.2編碼器編碼——將特定的邏輯信號編為一組二進(jìn)制代碼。用二進(jìn)制代碼的組合表示特定含義輸入信號（如數(shù)字、文字、信息、指令等）的過程，稱為編碼。

能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。一般而言，Ｎ個(gè)不同的信號，至少需要n位二進(jìn)制數(shù)編碼。Ｎ和n之間滿足下列關(guān)系:2n≥Ｎ

第三十頁，共一百二十二頁，編輯于2023年，星期五普通編碼器3位二進(jìn)制編碼器輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼將N=個(gè)輸入信號轉(zhuǎn)換成n位二進(jìn)制代碼輸出的邏輯電路，稱為二進(jìn)制編碼器。8線-3線編碼器輸入輸出0Y21YY10000000010000000010000000010000000010000000010000000010000000011I2I546II03I7III000001010011100101110111編碼器真值表（輸入為高電平有效）第三十一頁，共一百二十二頁，編輯于2023年，星期五對于輸入變量是互斥的真值表可以寫成右邊簡化的形式邏輯表達(dá)式第三十二頁，共一百二十二頁，編輯于2023年，星期五邏輯表達(dá)式邏輯圖Y&1&&Y0Y21I1I11131I1II52011I674II第三十三頁，共一百二十二頁，編輯于2023年，星期五二－十進(jìn)制編碼器，就是把輸入的一位十進(jìn)制數(shù)0～9通過該編碼器，在其輸出端得到相應(yīng)的二進(jìn)制代碼。這樣的編碼器稱為二－十進(jìn)制編碼器。二－十進(jìn)制編碼器第三十四頁，共一百二十二頁，編輯于2023年，星期五8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第三十五頁，共一百二十二頁，編輯于2023年，星期五邏輯表達(dá)式邏輯圖第三十六頁，共一百二十二頁，編輯于2023年，星期五如果我們對所有的輸入信號進(jìn)行編碼，事先規(guī)定優(yōu)先級別，這樣，當(dāng)有幾個(gè)信號同時(shí)在輸入端有編碼請求時(shí)，編碼器只響應(yīng)優(yōu)先級別高的，而對優(yōu)先級別低的不予理睬。這種編碼器叫優(yōu)先編碼器優(yōu)先編碼器第三十七頁，共一百二十二頁，編輯于2023年，星期五3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表第三十八頁，共一百二十二頁，編輯于2023年，星期五邏輯表達(dá)式第三十九頁，共一百二十二頁，編輯于2023年，星期五邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。第四十頁，共一百二十二頁，編輯于2023年，星期五集成3位二進(jìn)制優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的使能輸入端。YS和配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。為擴(kuò)展輸出端，是控制標(biāo)志。表示是編碼輸出；表示不是編碼輸出。第四十一頁，共一百二十二頁，編輯于2023年，星期五集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第四十二頁，共一百二十二頁，編輯于2023年，星期五集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器第四十三頁，共一百二十二頁，編輯于2023年，星期五8421BCD碼優(yōu)先編碼器真值表10線-4線優(yōu)先編碼器第四十四頁，共一百二十二頁，編輯于2023年，星期五邏輯表達(dá)式第四十五頁，共一百二十二頁，編輯于2023年，星期五邏輯圖第四十六頁，共一百二十二頁，編輯于2023年，星期五集成10線-4線優(yōu)先編碼器74LS147輸入端和輸出端都是低電平有效第四十七頁，共一百二十二頁，編輯于2023年，星期五4.3.3譯碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器顯示譯碼器譯碼器的應(yīng)用把輸入的二進(jìn)制代碼“翻譯”為特定含義的輸出信號的過程，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。第四十八頁，共一百二十二頁，編輯于2023年，星期五1.二進(jìn)制譯碼器將輸入二進(jìn)制代碼的各種組合按其原意轉(zhuǎn)換成對應(yīng)信號輸出的邏輯電路稱為二進(jìn)制譯碼器一例:設(shè)計(jì)一個(gè)3位二進(jìn)制代碼譯碼器解:(1)分析設(shè)計(jì)要求,列出功能表.設(shè)輸入3位二進(jìn)制代碼A2,A1,A0.共有8種組合,所以有8個(gè)輸出端,用Y0,Y1,……Y7,表示,輸出高電平1有效.由此可列出功能表第四十九頁，共一百二十二頁，編輯于2023年，星期五第五十頁，共一百二十二頁，編輯于2023年，星期五8個(gè)輸出函數(shù)為8個(gè)不同的最小項(xiàng),它實(shí)際上是3位輸入二進(jìn)制代碼變量的全部最小項(xiàng).因此,二進(jìn)制譯碼器又稱為全譯碼器(2)根據(jù)功能表寫出輸出邏輯函數(shù)式為第五十一頁，共一百二十二頁，編輯于2023年，星期五(3)畫邏輯圖第五十二頁，共一百二十二頁，編輯于2023年，星期五二、集成二進(jìn)制譯碼器74LS138

16

15

14

13

12

11

10

974LS138

1

2

3

4

5

6

7

8VCCY0

Y1

Y2Y3

Y4

Y5Y6A0

A1

A2

G2A

G2B

G1

Y7

GND74LS138

Y0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

STB

STC

STAY0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

STB

STC

STA(a)引腳排列圖(b)邏輯功能示意圖第五十三頁，共一百二十二頁，編輯于2023年，星期五輸入：自然二進(jìn)制碼輸出：低電平有效第五十四頁，共一百二十二頁，編輯于2023年，星期五CT74LS138的8個(gè)輸出為8個(gè)最小項(xiàng)的反函數(shù)第五十五頁，共一百二十二頁，編輯于2023年，星期五三、74LS138的級聯(lián)第五十六頁，共一百二十二頁，編輯于2023年，星期五2.二-十進(jìn)制譯碼器

將4位BCD碼的十組代碼翻譯成0～9十個(gè)對應(yīng)輸出信號的電路，稱為二——十進(jìn)制譯碼器。由于它有4個(gè)輸入端，十個(gè)輸出端，所以，又成4線——10線譯碼器。例:設(shè)計(jì)一個(gè)能將4位8421BCD碼翻譯成0~9十個(gè)對應(yīng)輸出信號的電路。解:(1)分析設(shè)計(jì)要求,列功能表.輸入為A3,A2,A1,A0,輸出為Y0~Y9第五十七頁，共一百二十二頁，編輯于2023年，星期五第五十八頁，共一百二十二頁，編輯于2023年，星期五(2)根據(jù)功能表,寫出輸出邏輯函數(shù)表達(dá)式第五十九頁，共一百二十二頁，編輯于2023年，星期五(3)畫邏輯圖第六十頁，共一百二十二頁，編輯于2023年，星期五集成8421BCD碼譯碼器74LS42第六十一頁，共一百二十二頁，編輯于2023年，星期五第六十二頁，共一百二十二頁，編輯于2023年，星期五4.顯示譯碼器

用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。顯示器的顯示方法主要有三種(1)分段式(2)點(diǎn)陣式(3)字形重疊式顯示譯碼器主要由譯碼器和驅(qū)動(dòng)器兩部分組成,通常二者集成在一塊芯片上第六十三頁，共一百二十二頁，編輯于2023年，星期五一七段半導(dǎo)體數(shù)碼顯示器(LED)第六十四頁，共一百二十二頁，編輯于2023年，星期五第六十五頁，共一百二十二頁，編輯于2023年，星期五真值表僅適用于共陰極LED二七段顯示譯碼器的設(shè)計(jì)真值表第六十六頁，共一百二十二頁，編輯于2023年，星期五a的卡諾圖第六十七頁，共一百二十二頁，編輯于2023年，星期五b的卡諾圖c的卡諾圖第六十八頁，共一百二十二頁，編輯于2023年，星期五d的卡諾圖e的卡諾圖第六十九頁，共一百二十二頁，編輯于2023年，星期五f的卡諾圖g的卡諾圖第七十頁，共一百二十二頁，編輯于2023年，星期五邏輯表達(dá)式第七十一頁，共一百二十二頁，編輯于2023年，星期五邏輯圖第七十二頁，共一百二十二頁，編輯于2023年，星期五集成顯示譯碼器74LS48引腳排列圖第七十三頁，共一百二十二頁，編輯于2023年，星期五功能表第七十四頁，共一百二十二頁，編輯于2023年，星期五輔助端功能第七十五頁，共一百二十二頁，編輯于2023年，星期五將小數(shù)點(diǎn)前后的芯片(3)和(4)的，RBI接高電平，則芯片(3)和(4)能正常顯示0～9十個(gè)數(shù)碼。芯片(1)的RBI接地，并將芯片(1)的，BI/RBO和芯片(2)的RBI相連。同樣將芯片(6)的RBI接地，將芯片(6)的BI/RBO和芯片(5)的RBI相連。這時(shí)，如果最高位(1)和最低位(6)是0時(shí)，這個(gè)0將被熄滅，而由于片(1)和片(6)的BI/RBO輸出為0，故片(2)和片(5)這兩位為0時(shí)也將被熄滅。第七十六頁，共一百二十二頁，編輯于2023年，星期五4譯碼器的應(yīng)用用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)譯碼器的每一個(gè)輸出代表了相應(yīng)輸入變量的一個(gè)最小項(xiàng)，而任何邏輯函數(shù)都可以表示成最小項(xiàng)的標(biāo)準(zhǔn)表達(dá)式。因此利用附加門電路將這些最小項(xiàng)適當(dāng)?shù)慕M合起來，就可以實(shí)現(xiàn)任何邏輯函數(shù)。m0m1m2m3第七十七頁，共一百二十二頁，編輯于2023年，星期五［例］試用3－8線譯碼器實(shí)現(xiàn)邏輯函數(shù)解：輸入端令A(yù)2=A，A1=B，A0=C；輸出端將Y1、Y2、Y4、Y7用一個(gè)或門使其相或，則或門的輸出便是邏輯函數(shù)F。第七十八頁，共一百二十二頁，編輯于2023年，星期五將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，輸出低電平時(shí),再轉(zhuǎn)換成與非—與非形式。當(dāng)用74LS138譯碼器實(shí)現(xiàn)時(shí)，由于74LS138輸出是低電平有效，在時(shí)，其輸出表達(dá)式為：為了能用74LS138譯碼器實(shí)現(xiàn)可以作如下邏輯變換第七十九頁，共一百二十二頁，編輯于2023年，星期五[例]某組合邏輯電路的真值表如表4.2.4所示，試用譯碼器和門電路設(shè)計(jì)該邏輯電路。解：寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式:第八十頁，共一百二十二頁，編輯于2023年，星期五

用一片74138加三個(gè)與非門就可實(shí)現(xiàn)該組合邏輯電路?？梢?，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。第八十一頁，共一百二十二頁，編輯于2023年，星期五②畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。例:用3線-8線譯碼器和與非門設(shè)計(jì)一個(gè)全加器.第八十二頁，共一百二十二頁，編輯于2023年，星期五4.3.4數(shù)據(jù)選擇器(MUX)4選1數(shù)據(jù)選擇器

8選1數(shù)據(jù)選擇器用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)第八十三頁，共一百二十二頁，編輯于2023年，星期五數(shù)據(jù)選擇器（Multiplxer，簡稱ＭＵＸ）也稱為多路開關(guān)、多路選擇器。其功能是從多路輸入數(shù)據(jù)中選擇一路進(jìn)行傳輸。在數(shù)據(jù)選擇器中通常用地址信號來完成選擇數(shù)據(jù)輸出的任務(wù)，如一個(gè)４選１的數(shù)據(jù)選擇器需要２位地址信號輸入端，它共有種不同組合，每一種組合可選擇對應(yīng)的一條數(shù)據(jù)輸出。又如一個(gè)８選１的數(shù)據(jù)選擇器應(yīng)有３位地址信號輸入端。其余依此類推。第八十四頁，共一百二十二頁，編輯于2023年，星期五1.4選1數(shù)據(jù)選擇器一例:試用與或門設(shè)計(jì)一個(gè)4選1的數(shù)據(jù)選擇器。具有使能控制端,控制信號為1時(shí),不工作,控制信號為0時(shí),處于工作狀態(tài).解:(1)分析設(shè)計(jì)要求,列出功能表設(shè)數(shù)據(jù)輸入端分別為D0,D1,D2,D3,地址輸入端為A0,A1,控制端為EN.由此可列出4選1數(shù)據(jù)選擇器的功能表第八十五頁，共一百二十二頁，編輯于2023年，星期五第八十六頁，共一百二十二頁，編輯于2023年，星期五(2)根據(jù)功能表寫出輸出邏輯函數(shù)式:當(dāng)時(shí),輸出Y=0,數(shù)據(jù)選擇器不工作當(dāng)時(shí),數(shù)據(jù)選擇器工作,輸出邏輯函數(shù)為:在數(shù)據(jù)選擇器的輸入數(shù)據(jù)都為1時(shí),數(shù)據(jù)選擇器輸出邏輯函數(shù)為輸入地址變量的全部最小項(xiàng)之和.第八十七頁，共一百二十二頁，編輯于2023年，星期五(3)畫邏輯圖第八十八頁，共一百二十二頁，編輯于2023年，星期五二集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端EN為低電平有效，即EN=0時(shí)芯片被選中，處于工作狀態(tài)；EN=1時(shí)芯片被禁止，Y≡0。第八十九頁，共一百二十二頁，編輯于2023年，星期五２.８選1數(shù)據(jù)選擇器一例:試用與或門設(shè)計(jì)一個(gè)８選1的數(shù)據(jù)選擇器。具有使能控制端,控制信號為1時(shí),不工作,控制信號為0時(shí),處于工作狀態(tài).第九十頁，共一百二十二頁，編輯于2023年，星期五二集成8選1數(shù)據(jù)選擇器74LS151第九十一頁，共一百二十二頁，編輯于2023年，星期五74LS151的功能表第九十二頁，共一百二十二頁，編輯于2023年，星期五時(shí)，選擇器被禁止，無論地址碼是什么，Ｙ始終為０；時(shí)，選擇器工作，輸出：第九十三頁，共一百二十二頁，編輯于2023年，星期五3數(shù)據(jù)選擇器的應(yīng)用用于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)輸出為地址輸入變量的全最小項(xiàng)的和,因此，它是一個(gè)邏輯函數(shù)的最小項(xiàng)輸出器。任何一個(gè)邏輯函數(shù)都可以寫成最小項(xiàng)之和的形式，所以用數(shù)據(jù)選擇器可很方便的實(shí)現(xiàn)邏輯函數(shù).其方法為：如數(shù)據(jù)選擇器輸出表達(dá)式中包含邏輯函數(shù)的最小項(xiàng)時(shí)，則相應(yīng)的數(shù)據(jù)取1，而對于沒有包含的邏輯函數(shù)的最小項(xiàng)，則相應(yīng)的數(shù)據(jù)取0，這時(shí)，數(shù)據(jù)選器輸出的就是要實(shí)現(xiàn)的邏輯函數(shù)，因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何一個(gè)邏輯函數(shù)。第九十四頁，共一百二十二頁，編輯于2023年，星期五當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇起來實(shí)現(xiàn)邏輯函數(shù)

方法：首先將邏輯函數(shù)的輸入變量按次序接至ＭＵＸ的地址輸入端，于是邏輯函數(shù)的最小項(xiàng)便與地址輸入變量的變量組合一一對應(yīng)了。如數(shù)據(jù)選擇器輸出表達(dá)式中包含邏輯函數(shù)的最小項(xiàng)時(shí)，則相應(yīng)的數(shù)據(jù)取1，而對于沒有包含的邏輯函數(shù)的最小項(xiàng)，則相應(yīng)的數(shù)據(jù)取0，這時(shí)ＭＵＸ的輸出便是所要求的邏輯函數(shù)。第九十五頁，共一百二十二頁，編輯于2023年，星期五例1：試用數(shù)據(jù)選擇起來實(shí)現(xiàn)邏輯函數(shù)Y=AB+AC+BC解：該題可用代數(shù)法和卡諾圖法求解代數(shù)法：(1)選用數(shù)據(jù)選擇器由于邏輯函數(shù)Y中有A、B、C三個(gè)變量，可選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151(2）寫出邏輯函數(shù)的標(biāo)準(zhǔn)與——或式第九十六頁，共一百二十二頁，編輯于2023年，星期五寫出8選1數(shù)據(jù)選擇器的輸出表達(dá)式:（3）比較Y和兩式中最小項(xiàng)的對應(yīng)關(guān)系。設(shè):要使Y=則:即式中包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取1，沒有包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取0

則:第九十七頁，共一百二十二頁，編輯于2023年，星期五（4）畫連線圖

第九十八頁，共一百二十二頁，編輯于2023年，星期五卡諾圖法:(1)寫出邏輯函數(shù)Y的標(biāo)準(zhǔn)與或式:(2)寫出CT74LS151的的輸出邏輯函數(shù)的表達(dá)式:(3)畫出和Y的卡諾圖,并進(jìn)行比較00010111ABC0001101101D0D1D3D2D4D5D7D6A2A1A00001101101Y的卡諾圖

的卡諾圖第九十九頁，共一百二十二頁，編輯于2023年，星期五當(dāng)A=A2,B=A1,C=A0,且時(shí),兩卡諾圖相等.(4)畫邏輯圖第一百頁，共一百二十二頁，編輯于2023年，星期五當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)，可將輸入的數(shù)據(jù)Ｄ作為一個(gè)變量使用。方法：首先分離出邏輯函數(shù)的變量中多于ＭＵＸ的地址輸入變量的變量，將其余的變量和ＭＵＸ的地址輸入變量一一對應(yīng)，分離出的變量按一定的規(guī)則接到ＭＵＸ的數(shù)據(jù)輸入端．第一百零一頁，共一百二十二頁，編輯于2023年，星期五例2：用雙4選1數(shù)據(jù)選擇器74LS153和非門構(gòu)成一位全加器。解：（1）寫出邏輯函數(shù)的標(biāo)準(zhǔn)與——或表達(dá)式，設(shè)二進(jìn)制數(shù)在第i位相加輸入變量分別為被加數(shù)Ai加數(shù)Bi，來自低位的進(jìn)位數(shù)為Ci-1。輸出邏輯函數(shù)分別為本位和Si，向相鄰高位的進(jìn)位數(shù)為Ci其真值表為:第一百零二頁，共一百二十二頁，編輯于2023年，星期五所以:(2)寫出數(shù)據(jù)選擇器的輸出邏輯函數(shù)。74LS153的輸出邏輯函數(shù)為:設(shè):第一百零三頁，共一百二十二頁，編輯于2023年，星期五(3)將全加器的輸出邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出邏輯函數(shù)式進(jìn)行比較

則:當(dāng)時(shí)有：???íì====-12022230211DDDDCi當(dāng)：時(shí)有：第一百零四頁，共一百二十二頁，編輯于2023年，星期五(4)畫連線圖

第一百零五頁，共一百二十二頁，編輯于2023年，星期五當(dāng)函數(shù)的變量數(shù)目比數(shù)據(jù)選擇器的地址輸入變量的個(gè)數(shù)多一個(gè)時(shí)，只需要分離出一個(gè)多余變量；當(dāng)函數(shù)的變量數(shù)目比數(shù)據(jù)選擇器的地址輸入變量多不止一個(gè)時(shí)，就需要借助附加門來實(shí)現(xiàn)。例：用２選１的數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解：對邏輯函數(shù)Ｆ進(jìn)行變換第一百零六頁，共一百二十二頁，編輯于2023年，星期五２選１的數(shù)據(jù)選擇器的輸出為：